CN116249357A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件，其包含第一金属间介电层设于基底上，第一金属内连线设于第一金属间介电层内，第二金属间介电层设于第一金属间介电层上，第二金属内连线设于第二金属间介电层内，下电极设于第二金属内连线上，磁性隧穿结(magnetic tunneling junction,MTJ)设于下电极上，上电极设于MTJ上，第三金属间介电层设于MTJ上以及第三金属内连线设于第三金属间介电层内并连接上电极以及第一金属内连线，其中MTJ的底表面宽度小于MTJ的顶表面宽度。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：比占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明一实施例公开一种制作半导体元件的方法，其主要包含形成一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，其中该MTJ的底表面宽度小于该MTJ的顶表面宽度。
本发明另一实施例公开一种半导体元件，其包含第一金属间介电层设于基底上，第一金属内连线设于第一金属间介电层内，第二金属间介电层设于第一金属间介电层上，第二金属内连线设于第二金属间介电层内，下电极设于第二金属内连线上，磁性隧穿结(magnetic tunneling junction,MTJ)设于下电极上，上电极设于MTJ上，第三金属间介电层设于MTJ上以及第三金属内连线设于第三金属间介电层内并连接上电极以及第一金属内连线，其中MTJ的底表面宽度小于MTJ的顶表面宽度。
附图说明
图1至图4为本发明一实施例制作一MRAM单元的方法示意图；
图5为本发明一实施例的一MRAM单元的结构示意图。
主要元件符号说明
12:基底
14:MRAM区域
16:层间介电层
20:金属内连线结构
22:金属内连线结构
24:金属间介电层
26:金属内连线
28:停止层
30:金属间介电层
32:金属内连线
34:阻障层
36:金属层
38:MTJ堆叠结构
42:下电极
44:固定层
46:阻障层
48:自由层
50:上电极
52:MTJ
54:阶梯部
56:遮盖层
58:金属间介电层
60:金属内连线
62:停止层
具体实施方式
请参照图1至图4，图1至图4为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方法示意图。如图1至图4所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一磁性隧穿结(magnetic tunneling junction,MTJ)区域14以及一逻辑区域(图未示)。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)16等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层16可设于基底12上并覆盖MOS晶体管，且层间介电层16可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后在层间介电层16上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及多个金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于MTJ区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺为本领域所熟知技术，在此不另加赘述。此外在本实例中金属内连线26较佳包含铜、金属内连线32中的金属层36较佳包含钨、金属间介电层24、30较佳包含氧化硅、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
接着形成一下电极42、一MTJ堆叠结构38、一上电极50以及一图案化掩模(图未示)于金属内连线结构22上。在本实施例中，形成MTJ堆叠结构38的方式可先依序形成一固定层(pinned layer)44、一阻障层(barrier layer)46以及一自由层(free layer)48于下电极42上。在本实施例中，下电极42及上电极50较佳包含导电材料，例如但不局限于钽(Ta)、氮化钽(TaN)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层44可包含铁磁性材料例如但不局限于钴铁硼(cobalt-iron-boron,CoFeB)、钴铁(cobalt-iron,CoFe)、铁(Fe)、钴(Co)等。此外，固定层44也可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层46可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。自由层48可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层48的磁化方向会受外部磁场而「自由」改变。
随后如图2所示，利用图案化掩模为掩模进行一道或一道以上蚀刻制作工艺去除部分上电极50、部分MTJ堆叠结构38、部分下电极42以及部分金属间介电层30以形成MTJ 52于MRAM区域14。值得注意的是，本实施例于图案化上述上电极50、MTJ堆叠结构38、下电极42及金属间介电层30所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ionetching,RIE)以及/或离子束蚀刻制作工艺(ion beam etching,IBE)，其中本阶段利用离子束蚀刻制作工艺来图案化部分上电极50、部分MTJ堆叠结构38以及部分下电极42时较佳调整反应气体轰击的角度例如除了可以垂直方向进行蚀刻之外又可以斜角方式修整(trim)上述堆叠结构，产生所谓的阴影效应(shadowing effect)并进而形成图2中具有上宽下窄轮廓的上电极50、MTJ 52以及下电极42。
在本实施例中，由于上电极50、MTJ 52以及下电极42三者各具有上宽下窄的轮廓与倾斜侧壁，因此各材料层中的底表面宽度较佳小于同一材料层中的顶表面宽度。举例来说下电极42的底表面宽度较佳小于下电极42的顶表面宽度，MTJ 52的底表面宽度小于MTJ52的顶表面宽度，且上电极50的底表面宽度小于上电极50的顶表面宽度。另外上电极50、MTJ 52以及下电极42三者的倾斜侧壁与下方金属内连线32两侧的金属间介电层30顶部之间的夹角较佳小于90度或更佳介于85度至80度之间。另外还需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32，使金属内连线32靠近下电极42的交界处形成阶梯部54。
然后如图3所示，形成一遮盖层56于MTJ 52上并覆盖金属间介电层30表面。需注意的是，本阶段较佳进行一等离子体化学气相沉积(plasma enhanced chemical vapordeposition,PECVD)制作工艺并通入例如氨气以及/或硅甲烷等反应气体来形成遮盖层56，其中通入氨气以及硅甲烷时较佳调整两者间的比例及机台功率使位于上电极50顶部两侧的遮盖层56形成悬垂部(overhang)。更具体而言，本阶段形成于MTJ 52上或更具体而言上电极50顶表面、上电极50侧壁、MTJ 52侧壁以及下电极42侧壁的遮盖层56较佳具有不均一的厚度，其中接触上电极50顶表面的遮盖层56厚度T1可略大于或等于接触上电极50侧壁的遮盖层56厚度T2，接触上电极50侧壁的遮盖层56厚度T2较佳大于接触MTJ 52侧壁的遮盖层56厚度T3，而接触MTJ 52侧壁的遮盖层56厚度T3则可大于或等于接触金属间介电层30顶表面的遮盖层56厚度T4。
从细部来看，本实施例中接触上电极50顶表面的遮盖层56厚度T1较佳介于240-270埃或更佳约260埃，接触上电极50侧壁的遮盖层56厚度T2较佳介于240-260埃或更佳约250埃，接触MTJ 52侧壁的遮盖层56厚度T3较佳介于190-210埃或更佳约200埃，而接触金属间介电层30顶表面的遮盖层56厚度T4则较佳介于190-210埃或更佳约200埃。在本实施例中，遮盖层56较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮氧化硅或氮碳化硅。
随后如图4所示，先形成一金属间介电层58于遮盖层56上，选择性利用平坦化制作工艺如化学机械研磨(chemical mechanical polishing,CMP)制作工艺去除部分金属间介电层58，进行一道或一道以上光刻及蚀刻制作工艺去除MRAM区域14部分金属间介电层58、部分遮盖层56、部分金属间介电层30以及部分停止层28形成接触洞(图未示)暴露出金属内连线26表面。接着填入导电材料于接触洞内并搭配平坦化制作工艺如CMP以形成金属内连线60同时连接MTJ 52及MTJ 52右侧下方的金属内连线26，接着再选择性形成另一停止层62于金属间介电层58上并覆盖金属内连线60。
在本实施例中，停止层62与停止层28可包含相同或不同材料，其中两者均可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(siliconcarbon nitride,SiCN)所构成的群组。如同前述所形成的金属内连线，设于金属间介电层58内的金属内连线60可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层58内。例如金属内连线60可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺乃本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
请再参照图4，图4又公开本发明一实施例的一半导体元件的结构示意图。如图4所示，半导体元件主要包含金属间介电层24设于基底12上，金属内连26线设于金属间介电层24内，金属间介电层30设于金属间介电层24上，金属内连线32设于金属间介电层30内，下电极42设于金属内连线32上，MTJ 52设于下电极42上，上电极50设于MTJ 52上，遮盖层56设于MTJ 52旁，金属间介电层58设于遮盖层56上以及金属内连线60设于金属间介电层58内并同时连接并接触上电极50以及金属内连线26，其中金属内连线60侧壁较佳切齐上电极50侧壁且金属内连线60又具有约略L形剖面。
在本实施例中，上电极50、MTJ 52以及下电极42三者各具有上宽下窄的轮廓与倾斜侧壁，因此各材料层中的底表面宽度较佳小于同一材料层中的顶表面宽度。例如下电极42的底表面宽度较佳小于下电极42的顶表面宽度，MTJ 52的底表面宽度小于MTJ 52的顶表面宽度，且上电极50的底表面宽度小于上电极50的顶表面宽度。另外上电极50、MTJ 52以及下电极42三者的倾斜侧壁与金属内连线32两侧金属间介电层30顶表面之间的夹角较佳小于90度或更佳介于85度至80度之间。
另外设于上电极50侧壁、MTJ 52侧壁以及下电极42侧壁的遮盖层56较佳具有不均一的厚度，其中接触上电极50侧壁的遮盖层56厚度T2较佳大于接触MTJ 52侧壁的遮盖层56厚度T3，而接触MTJ 52侧壁的遮盖层56厚度T3则可大于或等于接触金属间介电层30顶表面的遮盖层56厚度T4。
从细部来看，本实施例中接触上电极50侧壁的遮盖层56厚度T2较佳介于240-260埃或更佳约250埃，接触MTJ 52侧壁的遮盖层56厚度T3较佳介于190-210埃或更佳约200埃，而接触金属间介电层30顶表面的遮盖层56厚度T4则较佳介于190-210埃或更佳约200埃。在本实施例中，遮盖层56较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮氧化硅或氮碳化硅。
请再参照图5，图5为本发明一实施例的一MRAM单元的结构示意图。如图5所示，相较于图4中的遮盖层56仅设于上电极50与MTJ 52侧壁但不设于上电极50顶表面，本发明又可于形成金属内连线60时略为调整曝光的位置仅去除上电极50顶表面的部分遮盖层56，使接触上电极50顶表面的金属内连线60略为朝一侧如右侧偏移且不完全覆盖上电极50顶表面，如此便有部分遮盖层56与部分金属内连线60同时接触上电极50顶表面。
在本实施例中，设于上电极50顶表面、上电极50侧壁、MTJ 52侧壁以及下电极42侧壁的遮盖层56较佳具有不均一的厚度，其中接触上电极50顶表面的遮盖层56厚度T1可略大于或等于接触上电极50侧壁的遮盖层56厚度T2，接触上电极50侧壁的遮盖层56厚度T2较佳大于接触MTJ 52侧壁的遮盖层56厚度T3，而接触MTJ 52侧壁的遮盖层56厚度T3则可大于或等于接触金属间介电层30顶表面的遮盖层56厚度T4。
如前所述，本实施例中接触上电极50顶表面的遮盖层56厚度T1较佳介于240-270埃或更佳约260埃，接触上电极50侧壁的遮盖层56厚度T2较佳介于240-260埃或更佳约250埃，接触MTJ 52侧壁的遮盖层56厚度T3较佳介于190-210埃或更佳约200埃，而接触金属间介电层30顶表面的遮盖层56厚度T4则较佳介于190-210埃或更佳约200埃。遮盖层56较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮氧化硅或氮碳化硅。
综上所述，本发明主要在图案化上电极、MTJ堆叠结构以及下电极形成MTJ时调整反应气体轰击的角度由此形成具有上宽下窄轮廓的上电极、MTJ以及下电极，随后形成遮盖层于上电极时便可于上电极的两侧形成悬垂部保护MTJ以及上电极的侧壁。依据本发明的较佳实施例，利用上述方式所形成悬垂部之后后续进行金属内连线制作工艺形成金属内连线连接上电极与下层的金属内连线便不致过于接近并污染到整个MTJ影响其电性表面。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的保护范围。

Claims (12)

1.一种制作半导体元件的方法，其特征在于，包含：
形成磁性隧穿结(magnetic tunneling junction,MTJ)于基底上，其中该磁性隧穿结的底表面宽度小于该磁性隧穿结的顶表面宽度。
2.如权利要求1所述的方法，另包含：
形成第一金属间介电层于该基底上；
形成第一金属内连线于该第一金属间介电层内；
形成第二金属间介电层于该第一金属间介电层上；
形成第二金属内连线于该第二金属间介电层内；
形成下电极于该第二金属内连线上；
形成磁性隧穿结堆叠结构于该下电极上；
形成一上电极于该磁性隧穿结堆叠结构上；
图案化该上电极、该磁性隧穿结堆叠结构以及该下电极以形成该磁性隧穿结；
形成遮盖层于该上电极上；
形成第三金属间介电层于该遮盖层上；以及
形成第三金属内连线于该第三金属间介电层内并连接该上电极以及该第一金属内连线。
3.如权利要求2所述的方法，其中该第三金属内连线包含L形。
4.如权利要求2所述的方法，其中该下电极的底表面宽度小于该下电极的顶表面宽度。
5.如权利要求2所述的方法，其中该上电极的底表面宽度小于该上电极的顶表面宽度。
6.如权利要求2所述的方法，其中该磁性隧穿结旁的遮盖层厚度小于该上电极旁的遮盖层厚度。
7.一种半导体元件，其特征在于，包含：
磁性隧穿结(magnetic tunneling junction,MTJ)设于基底上，其中该磁性隧穿结的底表面宽度小于该磁性隧穿结的顶表面宽度。
8.如权利要求7所述的半导体元件，另包含：
第一金属间介电层设于该基底上；
第一金属内连线设于第一金属间介电层内；
第二金属间介电层设于该第一金属间介电层上；
第二金属内连线设于第二金属间介电层内；
下电极设于该第二金属内连线上；
该磁性隧穿结设于该下电极上；
上电极设于该磁性隧穿结上；
遮盖层设于该磁性隧穿结旁；
第三金属间介电层设于该遮盖层上；以及
第三金属内连线设于该第三金属间介电层内并连接该上电极以及该第一金属内连线。
9.如权利要求8所述的半导体元件，其中该第三金属内连线包含L形。
10.如权利要求8所述的半导体元件，其中该下电极的底表面宽度小于该下电极的顶表面宽度。
11.如权利要求8所述的半导体元件，其中该上电极的底表面宽度小于该上电极的顶表面宽度。
12.如权利要求8所述的半导体元件，其中该磁性隧穿结旁的遮盖层厚度小于该上电极旁的遮盖层厚度。
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