TW202329494A - 半導體元件及其製作方法 - Google Patents

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Abstract

本發明揭露一種製作半導體元件的方法，其主要先提供一包含MRAM區域與邏輯區域的基底，然後形成第一金屬間介電層於基底上，形成第一金屬內連線與第二金屬內連線於MRAM區域的第一金屬間介電層內，形成一自旋軌道轉矩式(spin orbit torque, SOT)層於第一金屬內連線與第二金屬內連線上，形成一磁性穿隧接面(magnetic tunneling junction, MTJ)堆疊結構於SOT層上，形成一硬遮罩於MTJ堆疊結構上，利用該硬遮罩圖案化MTJ堆疊結構以形成MTJ，形成一遮蓋層於SOT層與硬遮罩上，再圖案化遮蓋層以及SOT層。

Description

半導體元件及其製作方法
本發明是關於一種製作半導體元件，尤指一種製作磁阻式隨機存取記憶體(magnetoresistive random access memory, MRAM)元件的方法。
已知，磁阻(magnetoresistance, MR)效應係材料的電阻隨著外加磁場的變化而改變的效應，其物理量的定義，是在有無磁場下的電阻差除上原先電阻，用以代表電阻變化率。目前，磁阻效應已被成功地運用在硬碟生產上，具有重要的商業應用價值。此外，利用巨磁電阻物質在不同的磁化狀態下具有不同電阻值的特點，還可以製成磁性隨機存儲器(MRAM)，其優點是在不通電的情況下可以繼續保留存儲的數據。
上述磁阻效應還被應用在磁場感測(magnetic field sensor)領域，例如，行動電話中搭配全球定位系統(global positioning system, GPS)的電子羅盤(electronic compass)零組件，用來提供使用者移動方位等資訊。目前，市場上已有各式的磁場感測技術，例如，異向性磁阻(anisotropic magnetoresistance, AMR)感測元件、巨磁阻(GMR)感測元件、磁穿隧接面(magnetic tunneling junction, MTJ)感測元件等等。然而，上述先前技藝的缺點通常包括：較佔晶片面積、製程較昂貴、較耗電、靈敏度不足，以及易受溫度變化影響等等，而有必要進一步改進。
本發明一實施例揭露一種製作半導體元件的方法，其主要先提供一包含MRAM區域與邏輯區域的基底，然後形成第一金屬間介電層於基底上，形成第一金屬內連線與第二金屬內連線於MRAM區域的第一金屬間介電層內，形成一自旋軌道轉矩式(spin orbit torque, SOT)層於第一金屬內連線與第二金屬內連線上，形成一磁性穿隧接面(magnetic tunneling junction, MTJ)堆疊結構於SOT層上，形成一硬遮罩於MTJ堆疊結構上，利用該硬遮罩圖案化MTJ堆疊結構以形成MTJ，形成一遮蓋層於SOT層與硬遮罩上，再圖案化遮蓋層以及SOT層。
本發明一實施例揭露一種半導體元件，其主要包含一自旋軌道轉矩式(spin orbit torque, SOT)層設於一基底上，一磁性穿隧接面(magnetic tunneling junction, MTJ)設於SOT層上，一硬遮罩設於MTJ上以及     一遮蓋層設於SOT層以及MTJ上。
請參照第1圖至第10圖，第1圖至第10圖為本發明一實施例製作一MRAM單元之方法示意圖。如第1圖所示，首先提供一基底12，例如一由半導體材料所構成的基底12，其中半導體材料可選自由矽、鍺、矽鍺複合物、矽碳化物(silicon carbide)、砷化鎵(gallium arsenide)等所構成之群組，且基底12上較佳定義有一MRAM區域14以及一邏輯區域16。
基底12上可包含例如金氧半導體(metal-oxide semiconductor, MOS)電晶體等主動元件、被動元件、導電層以及例如層間介電層(interlayer dielectric, ILD)18等介電層覆蓋於其上。更具體而言，基底12上可包含平面型或非平面型(如鰭狀結構電晶體)等MOS電晶體元件，其中MOS電晶體可包含閘極結構(例如金屬閘極)以及源極/汲極區域、側壁子、磊晶層、接觸洞蝕刻停止層等電晶體元件，層間介電層18可設於基底12上並覆蓋MOS電晶體，且層間介電層18可具有複數個接觸插塞電連接MOS電晶體之閘極以及/或源極/汲極區域。由於平面型或非平面型電晶體與層間介電層等相關製程均為本領域所熟知技藝，在此不另加贅述。
然後於層間介電層18上依序形成金屬內連線結構20、22電連接前述之接觸插塞，其中金屬內連線結構20包含一金屬間介電層24以及金屬內連線26鑲嵌於金屬間介電層24中，金屬內連線結構22則包含一停止層28、一金屬間介電層30以及至少二金屬內連線32鑲嵌於停止層28與金屬間介電層30中。
在本實施例中，金屬內連線結構20中的各金屬內連線26較佳包含一溝渠導體(trench conductor)，金屬內連線結構22中設於MRAM區域14的的金屬內連線32則包含接觸洞導體(via conductor)。另外各金屬內連線結構20、22中的各金屬內連線26、32均可依據單鑲嵌製程或雙鑲嵌製程鑲嵌於金屬間介電層24、30以及/或停止層28中並彼此電連接。例如各金屬內連線26、32可更細部包含一阻障層34以及一金屬層36，其中阻障層34可選自由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)以及氮化鉭(TaN)所構成的群組，而金屬層36可選自由鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等所構成的群組，但不侷限於此。由於單鑲嵌或雙鑲嵌製程乃本領域所熟知技藝，在此不另加贅述。此外在本實例金屬內連線26中的金屬層36較佳包含銅、金屬內連線32中的金屬層36較佳包含鎢、金屬間介電層24、30較佳包含氧化矽例如四乙氧基矽烷(tetraethyl orthosilicate, TEOS)、而停止層28則包含氮摻雜碳化物層(nitrogen doped carbide, NDC)、氮化矽、或氮碳化矽(silicon carbon nitride, SiCN)，但不侷限於此。
如第2圖所示，接著形成一自旋軌道轉矩式(spin orbit torque, SOT)層38、一MTJ堆疊結構40以及一硬遮罩42於金屬內連線結構22上。在本實施例中，形成MTJ 堆疊結構40的方式可先依序形成一固定層(pinned layer)、一阻障層(barrier layer)以及一自由層(free layer)於SOT層38上。其中固定層可包含鐵磁性材料例如但不侷限於鈷鐵硼(cobalt-iron-boron, CoFeB)、鈷鐵(cobalt-iron, CoFe)、鐵(Fe)、鈷(Co)等。此外，固定層也可以是由反鐵磁性(antiferromagnetic, AFM)材料所構成者，例如鐵錳(FeMn)、鉑錳(PtMn)、銥錳(IrMn)、氧化鎳(NiO)等，用以固定或限制鄰近層的磁矩方向。阻障層可由包含氧化物之絕緣材料所構成，例如氧化鋁(AlO x)或氧化鎂(MgO)，但均不侷限於此。自由層可以是由鐵磁性材料所構成者，例如鐵、鈷、鎳或其合金如鈷鐵硼(cobalt-iron-boron, CoFeB)，但不限於此。其中，自由層的磁化方向會受外部磁場而「自由」改變。
另外在本實施例中，SOT層38較佳作為一自旋軌道轉矩式(spin orbit torque, SOT)MRAM之通道因此其材料可包含鉭(Ta)、鎢(W)、鉑(Pt)、鉿(Hf)、硒化鉍(Bi xSe 1-x)或其組合。硬遮罩42則可包含導電或介電材料例如但不侷限於鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鉑(Pt)、銅(Cu)、金(Au)、鋁(Al)或其組合。
然後如第3圖所示，進行一蝕刻製程或更具體而言微影暨蝕刻製程圖案化硬遮罩42並暴露出下方的MTJ堆疊結構40表面。從細部來看，本階段所進行的微影暨蝕刻製程較佳先形成一圖案化遮罩(圖未示)如圖案化光阻於硬遮罩42上，然後利用圖案化遮罩為遮罩進行一蝕刻製程去除部分硬遮罩42形成圖案化之硬遮罩42並暴露出下方的部分MTJ堆疊結構40表面，其中本階段所進行的蝕刻製程較佳包含一反應性離子蝕刻(reactive ion etching, RIE)製程。
隨後如第4圖所示，利用圖案化之硬遮罩42為遮罩進行一道或一道以上蝕刻製程去除部分MTJ堆疊結構40以形成一MTJ 48於MRAM區域14，其中部分圖案化之硬遮罩42可能在蝕刻過程中被消耗使其厚度略微降低。
如第5圖所示，然後形成一遮蓋層50於MTJ 48上並覆蓋MRAM區域14以及邏輯區域16的金屬間介電層30表面。在本實施例中，遮蓋層50較佳包含氮化矽，但又可依據製程需求選用其他介電材料例如但不侷限於氧化矽、氮氧化矽或氮碳化矽。
如第6圖所示，接著可在不形成任何圖案化遮罩的情況下進行一蝕刻製程去除部分遮蓋層50，其中接觸硬遮罩42頂表面的遮蓋層50與接觸SOT層38頂表面的遮蓋層50較佳具有相同厚度而接觸SOT層38頂表面的遮蓋層50與接觸MTJ 48側壁的遮蓋層50則較佳具有不同厚度，或更具體而言SOT層38上或接觸SOT層38頂表面的遮蓋層50厚度較佳小於MTJ 48旁或接觸MTJ 48側壁的遮蓋層50厚度。在本實施例中，MTJ 48旁或接觸MTJ 48側壁的遮蓋層50厚度較佳約接觸硬遮罩42頂表面之遮蓋層38厚度或接觸SOT層38頂表面之遮蓋層50厚度的兩倍以上例如兩倍、三倍甚至四倍。
隨後如第7圖所示，可進行一微影暨蝕刻製程圖案化遮蓋層50與SOT層38，例如可利用一圖案化遮罩(圖未示)如圖案化光阻為遮罩進行蝕刻製程去除部分遮蓋層50與部分SOT層38並暴露出金屬間介電層30頂表面，其中被圖案化的遮蓋層50側壁較佳切齊被圖案化的SOT層38側壁。需注意的是，本階段利用圖案化遮罩圖案化遮蓋層50與SOT層38的時候雖較佳不去除任何金屬間介電層30，但不侷限於此依據本發明其他實施例又可於去除部分遮蓋層50與部分SOT層38的時候同時去除部分金屬間介電層30，使遮蓋層50側壁切齊金屬間介電層30側壁，此變化形也屬本發明所涵蓋的範圍。
如第8圖所示，然後進行一沉積製程例如原子層沉積(atomic layer deposition, ALD)製程以形成一金屬間介電層52於遮蓋層50以及金屬間介電層30上，其中金屬間介電層52可包含一超低介電常數介電層，例如可包含多孔性介電材料例如但不侷限於氧碳化矽(SiOC)或氧碳化矽氫(SiOCH)。
隨後如第9圖所示，可先進行一平坦化製程例如化學機械研磨(chemical mechanical polishing, CMP)製程或回蝕刻製程去除部分金屬間介電層52，使剩餘的金屬間介電層52頂表面具有平坦表面且仍略高於遮蓋層50頂表面。然後進行一圖案轉移製程，例如可利用一圖案化遮罩(圖未示)去除MRAM區域14與邏輯區域16的部分金屬間介電層52、部分金屬間介電層30及部分停止層28以形成接觸洞(圖未示)並暴露出下面的金屬內連線26。然後於接觸洞中填入所需的導電材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻障層材料以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合的低阻抗金屬層。接著進行一平坦化製程，例如以化學機械研磨製程去除部分導電材料以形成接觸插塞或金屬內連線58於接觸洞內電連接金屬內連線26。
接著如第10圖所示，先形成一停止層60於MRAM區域14及邏輯區域16並覆蓋金屬間介電層52，形成一金屬間介電層62於停止層60上，進行一道或一道以上微影暨蝕刻製程去除MRAM區域14及邏輯區域16的部分金屬間介電層62、部分停止層60、部分金屬間介電層52以及部分遮蓋層50形成接觸洞(圖未示)。接著填入導電材料於各接觸洞內並搭配平坦化製程如CMP以分別於MRAM區域14以及邏輯區域16形成金屬內連線64電連接下方的MTJ 48及金屬內連線58，其中MRAM區域14的金屬內連線64較佳直接接觸設於下方的硬遮罩42而邏輯區域16的金屬內連線64則接觸下層的金屬內連線58。
在本實施例中，停止層60與停止層28可包含相同或不同材料，其中兩者均可選自由氮摻雜碳化物層(nitrogen doped carbide, NDC)、氮化矽、以及氮碳化矽(silicon carbon nitride, SiCN)所構成的群組。如同前述所形成的金屬內連線，設於金屬間介電層62內的金屬內連線64可依據單鑲嵌製程或雙鑲嵌製程鑲嵌於金屬間介電層62內。例如金屬內連線64可更細部包含一阻障層以及一金屬層，其中阻障層可選自由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)以及氮化鉭(TaN)所構成的群組，而金屬層可選自由鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等所構成的群組，但不侷限於此。由於單鑲嵌或雙鑲嵌製程乃本領域所熟知技藝，在此不另加贅述。至此即完成本發明一實施例之半導體元件的製作。
請再參照第10圖，第10圖又揭露本發明一實施例之一MRAM單元之結構示意圖。如第10圖所示，MRAM單元主要包含基底12具有MRAM區域14與邏輯區域16，金屬間介電層30設於基底12上，至少二金屬內連線32設於設於MRAM區域14的金屬間介電層30內，SOT層38設於並同時接觸兩個金屬內連線32頂表面，MTJ 48設於SOT層38頂表面，硬遮罩42設於MTJ 48上，遮蓋層50設於SOT層38與MTJ 48上，金屬間介電層52環繞遮蓋層50與SOT層38，金屬內連線58設於MRAM區域14與邏輯區域16的金屬間介電層52內，停止層60設於金屬間介電層52上，金屬間介電層62設於停止層60上，金屬內連線64設於MRAM區域14的金屬間介電層62內並電連接MTJ 48與SOT層38以及金屬內連線64設於邏輯區域16的金屬間介電層62內並電連接下方的金屬內連線58。需注意的是，本實施例中的MTJ 48底表面雖直接接觸SOT層38，但不侷限於此又可於兩者之間另設置一電極層，其中電極層可包含導電材料例如但不侷限於鉭(Ta)、氮化鉭(TaN)、鉑(Pt)、銅(Cu)、金(Au)、鋁(Al)。
從細部來看遮蓋層50較佳設於硬遮罩42頂表面、硬遮罩42側壁、MTJ 48側壁以及SOT層38頂表面，其中遮蓋層50頂表面較佳低於兩旁同樣設於金屬間介電層52內的金屬內連線58頂表面，接觸硬遮罩42頂表面的遮蓋層50與接觸SOT層38頂表面的遮蓋層50較佳具有相同厚度，接觸SOT層38頂表面的遮蓋層50與接觸MTJ 48與硬遮罩42側壁的遮蓋層50較佳具有不同厚度或更具體而言SOT層38上或接觸SOT層38頂表面的遮蓋層50厚度較佳小於MTJ 48旁或接觸MTJ 48與硬遮罩42側壁的遮蓋層50厚度。此外MTJ 48與上方的硬遮罩42較佳具有相同寬度，而SOT層38的寬度則較佳大於上方MTJ 48或硬遮罩42寬度的兩倍以上例如但不侷限於三倍、四倍甚至五倍，且遮蓋層50側壁較佳切齊SOT層38側壁。
另外設於MTJ 48兩側金屬間介電層52與金屬間介電層30內的金屬內連線58較佳包含溝渠導體而設於下方金屬間介電層30內的金屬內連線58則包含接觸洞導體，其中設於金屬間介電層52內的溝渠導體底表面較佳切齊SOT層38底表面且其頂表面高於遮蓋層50頂表面，而設於金屬間介電層30內的接觸洞導體的底表面與頂表面則分別切齊SOT層38正下方的兩個金屬內連線32底表面與頂表面。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:基底 14:MRAM區域 16:邏輯區域 18:層間介電層 20:金屬內連線結構 22:金屬內連線結構 24:金屬間介電層 26:金屬內連線 28:停止層 30:金屬間介電層 32:金屬內連線 34:阻障層 36:金屬層 38:SOT層 40:MTJ堆疊結構 42:硬遮罩 48:MTJ 50:遮蓋層 52:金屬間介電層 58:金屬內連線 60:停止層 62:金屬間介電層 64:金屬內連線
第1圖至第10圖為本發明一實施例製作一MRAM單元之方法示意圖。
12:基底
14:MRAM區域
16:邏輯區域
18:層間介電層
20:金屬內連線結構
22:金屬內連線結構
24:金屬間介電層
26:金屬內連線
28:停止層
30:金屬間介電層
32:金屬內連線
34:阻障層
36:金屬層
38:SOT層
42:硬遮罩
48:MTJ
50:遮蓋層
52:金屬間介電層
58:金屬內連線
60:停止層
62:金屬間介電層
64:金屬內連線

Claims (16)

  1. 一種製作半導體元件的方法，其特徵在於，包含： 形成一自旋軌道轉矩式(spin orbit torque, SOT)層於一基底上； 形成一磁性穿隧接面(magnetic tunneling junction, MTJ)於該SOT層上； 形成一遮蓋層於該SOT層以及該MTJ上；以及 圖案化該遮蓋層以及該SOT層。
  2. 如申請專利範圍第1項所述之方法，其中該基底包含一MRAM區域以及一邏輯區域，該方法包含： 形成一第一金屬間介電層於該基底上； 形成一第一金屬內連線以及一第二金屬內連線於該MRAM區域之該第一金屬間介電層內； 形成該SOT層於該第一金屬內連線以及該第二金屬內連線上； 形成一MTJ堆疊結構於該SOT層上； 形成一硬遮罩於該MTJ堆疊結構上； 利用該硬遮罩圖案化該MTJ堆疊結構以形成該MTJ； 形成該遮蓋層於該SOT層以及該硬遮罩上；以及 圖案化該遮蓋層以及該SOT層。
  3. 如申請專利範圍第2項所述之方法，另包含於圖案化該遮蓋層以及該SOT層之前進行一蝕刻製程去除部分該遮蓋層。
  4. 如申請專利範圍第2項所述之方法，另包含： 形成一第二金屬間介電層環繞該遮蓋層；以及 形成一第三金屬內連線於該邏輯區域。
  5. 如申請專利範圍第4項所述之方法，其中該遮蓋層頂表面低於該第三金屬內連線頂表面。
  6. 如申請專利範圍第4項所述之方法，另包含： 形成一停止層於該第二金屬間介電層上； 形成一第三金屬間介電層於該停止層上； 形成一第四金屬內連線於該MRAM區域連接該SOT層；以及 形成一第五金屬內連線於該邏輯區域連接該第三金屬內連線。
  7. 如申請專利範圍第2項所述之方法，其中該SOT層上之該遮蓋層以及該MTJ旁之該遮蓋層包含不同厚度。
  8. 如申請專利範圍第2項所述之方法，其中該SOT層上之該遮蓋層厚度小於該MTJ旁之該遮蓋層厚度。
  9. 如申請專利範圍第1項所述之方法，其中該遮蓋層側壁切齊該SOT層側壁。
  10. 一種半導體元件，其特徵在於，包含： 一自旋軌道轉矩式(spin orbit torque, SOT)層設於一基底上； 一磁性穿隧接面(magnetic tunneling junction, MTJ)設於該SOT層上； 一硬遮罩設於該MTJ上；以及 一遮蓋層設於該SOT層以及該MTJ上。
  11. 如申請專利範圍第10項所述之半導體元件，其中該基底包含一MRAM區域以及一邏輯區域，該方法包含： 一第一金屬間介電層設於該基底上； 一第一金屬內連線以及一第二金屬內連線設於該MRAM區域之該第一金屬間介電層內； 該SOT層設於該第一金屬內連線以及該第二金屬內連線上； 該MTJ設於該SOT層上； 該硬遮罩設於該MTJ上； 一第二金屬間介電層環繞該遮蓋層；以及 一第三金屬內連線設於該邏輯區域之該第二金屬間介電層內。
  12. 如申請專利範圍第11項所述之半導體元件，另包含： 一停止層設於該第二金屬間介電層上； 一第三金屬間介電層設於該停止層上； 一第四金屬內連線設於該MRAM區域連接該SOT層；以及 一第五金屬內連線設於該邏輯區域連接該第三金屬內連線。
  13. 如申請專利範圍第11項所述之半導體元件，其中該遮蓋層頂表面低於該第三金屬內連線頂表面。
  14. 如申請專利範圍第11項所述之半導體元件，其中該SOT層上之該遮蓋層以及該MTJ旁之該遮蓋層包含不同厚度。
  15. 如申請專利範圍第11項所述之半導體元件，其中該SOT層上之該遮蓋層厚度小於該MTJ旁之該遮蓋層厚度。
  16. 如申請專利範圍第10項所述之半導體元件，其中該遮蓋層側壁切齊該SOT層側壁。
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