TWI814856B - 半導體元件及其製作方法 - Google Patents
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Abstract
本發明揭露一種製作半導體元件的方法。首先形成一第一磁性穿隧接面(magnetic tunneling junction,MTJ)以及一第二MTJ於一基底上，然後形成一第一上電極於該第一MTJ上以及一第二上電極於該第二MTJ上，形成一第一超低介電常數介電層於該第一MTJ以及該第二MTJ上，形成一保護層於該第一超低介電常數介電層上其中位於該第一MTJ以及該第二MTJ之間之該保護層底部係低於該第一MTJ上表面，之後再形成一第二超低介電常數介電層於該保護層上。
Description
本發明揭露一種半導體元件及其製作方法，尤指一種磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory,MRAM)及其製作方法。
已知，磁阻(magnetoresistance,MR)效應係材料的電阻隨著外加磁場的變化而改變的效應，其物理量的定義，是在有無磁場下的電阻差除上原先電阻，用以代表電阻變化率。目前，磁阻效應已被成功地運用在硬碟生產上，具有重要的商業應用價值。此外，利用巨磁電阻物質在不同的磁化狀態下具有不同電阻值的特點，還可以製成磁性隨機存儲器(MRAM)，其優點是在不通電的情況下可以繼續保留存儲的數據。
上述磁阻效應還被應用在磁場感測(magnetic field sensor)領域，例如，行動電話中搭配全球定位系統(global positioning system,
GPS)的電子羅盤(electronic compass)零組件，用來提供使用者移動方位等資訊。目前，市場上已有各式的磁場感測技術，例如，異向性磁阻(anisotropic magnetoresistance,AMR)感測元件、巨磁阻(GMR)感測元件、磁穿隧接面(magnetic tunneling junction,MTJ)感測元件等等。然而，上述先前技藝的缺點通常包括：較佔晶片面積、製程較昂貴、較耗電、靈敏度不足，以及易受溫度變化影響等等，而有必要進一步改進。
本發明一實施例揭露一種製作半導體元件的方法。首先形成一第一磁性穿隧接面(magnetic tunneling junction,MTJ)以及一第二MTJ於一基底上，然後形成一第一上電極於該第一MTJ上以及一第二上電極於該第二MTJ上，形成一第一超低介電常數介電層於該第一MTJ以及該第二MTJ上，形成一保護層於該第一超低介電常數介電層上其中位於該第一MTJ以及該第二MTJ之間之該保護層底部係低於該第一MTJ上表面，之後再形成一第二超低介電常數介電層於該保護層上。
本發明另一實施例揭露一種半導體元件，其主要包含：一第一磁性穿隧接面(magnetic tunneling junction,MTJ)以及一第二MTJ設於一基底上；一第一上電極設於該第一MTJ上以及一第二上電極設於該第二MTJ上；一第一超低介電常數介電層設於該第一MTJ以及該第二MTJ上；一保護層設於該第一超低介電常數介電層上，其中位於該
第一MTJ以及該第二MTJ之間之該保護層底部係低於該第一MTJ上表面；以及一第二超低介電常數介電層設於該保護層上。
12:基底
14:MTJ區域
18:層間介電層
20:金屬內連線結構
22:金屬內連線結構
24:金屬間介電層
26:金屬內連線
28:停止層
30:金屬間介電層
32:金屬內連線
34:阻障層
36:金屬層
38:MTJ堆疊結構
40:遮蓋層
42:遮蓋層
44:第一電極層
46:固定層
48:阻障層
50:自由層
52:第二電極層
54:圖案化遮罩
56:有機介電層
58:含矽硬遮罩與抗反射層
60:圖案化光阻
62:MTJ
64:第一傾斜側壁
66:第二傾斜側壁
68:襯墊層
70:側壁子
72:MTJ
76:下電極
78:上電極
80:第一超低介電常數介電層
82:凹槽
84:保護層
86:第二超低介電常數介電層
第1圖至第6圖為本發明一實施例製作一半導體元件之方式示意圖。
請參照第1圖至第6圖，第1圖至第6圖為本發明一實施例製作一半導體元件，或更具體而言一MRAM單元之方式示意圖。如第1圖至第7圖所示，首先提供一基底12，例如一由半導體材料所構成的基底12，其中半導體材料可選自由矽、鍺、矽鍺複合物、矽碳化物(silicon carbide)、砷化鎵(gallium arsenide)等所構成之群組，且基底12上較佳定義有一磁性穿隧接面(magnetic tunneling junction,MTJ)區域14以及一邏輯區域(圖未示)。
基底12上可包含例如金氧半導體(metal-oxide semiconductor,MOS)電晶體等主動元件、被動元件、導電層以及例如層間介電層(interlayer dielectric,ILD)18等介電層覆蓋於其上。更具體而言，基底12上可包含平面型或非平面型(如鰭狀結構電晶體)等MOS電晶體元件，其中MOS電晶體可包含閘極結構(例如金屬閘極)以及源極/汲極區域、側壁子、磊晶層、接觸洞蝕刻停止層等電晶體元件，層間介電層18可設於基底12上並覆蓋MOS電晶體，且層間介電層18可具
有複數個接觸插塞電連接MOS電晶體之閘極以及/或源極/汲極區域。由於平面型或非平面型電晶體與層間介電層等相關製程均為本領域所熟知技藝，在此不另加贅述。
然後於MTJ區域14以及邏輯區域的層間介電層18上依序形成金屬內連線結構20、22電連接前述之接觸插塞，其中金屬內連線結構20包含一金屬間介電層24以及金屬內連線26鑲嵌於金屬間介電層24中，金屬內連線結構22則包含一停止層28、一金屬間介電層30以及複數個金屬內連線32鑲嵌於停止層28與金屬間介電層30中。
在本實施例中，金屬內連線結構20中的各金屬內連線26較佳包含一溝渠導體(trench conductor)，金屬內連線結構22中設於MTJ區域14的的金屬內連線32則包含接觸洞導體(via conductor)。另外各金屬內連線結構20、22中的各金屬內連線26、32均可依據單鑲嵌製程或雙鑲嵌製程鑲嵌於金屬間介電層24、30以及/或停止層28中並彼此電連接。例如各金屬內連線26、32可更細部包含一阻障層34以及一金屬層36，其中阻障層34可選自由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)以及氮化鉭(TaN)所構成的群組，而金屬層36可選自由鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等所構成的群組，但不侷限於此。由於單鑲嵌或雙鑲嵌製程乃本領域所熟知技藝，在此不另加贅述。此外在本實例中金屬層36較佳包含銅、金屬間介電層24、30較佳包含氧化矽、而停止層28則包含氮摻雜碳化物層(nitrogen doped carbide,NDC)、氮化矽、或氮碳化矽(silicon carbon nitride,SiCN)，但不侷限於此。
接著形成一MTJ堆疊結構38於金屬內連線結構22上、一遮蓋層40於MTJ堆疊結構38上以及另一遮蓋層42於遮蓋層40上。在本實施例中，形成MTJ堆疊結構38的方式可先依序形成一第一電極層44、一固定層(fixed layer)46、一阻障層(barrier layer)48、一自由層(free layer)50以及一第二電極層52。在本實施例中，第一電極層44以及第二電極層52較佳包含導電材料，例如但不侷限於鉭(Ta)、鉑(Pt)、銅(Cu)、金(Au)、鋁(Al)。固定層46可以是由反鐵磁性(antiferromagnetic,AFM)材料所構成者，例如鐵錳(FeMn)、鉑錳(PtMn)、銥錳(IrMn)、氧化鎳(NiO)等，用以固定或限制鄰近層的磁矩方向。阻障層48可由包含氧化物之絕緣材料所構成，例如氧化鋁(AlOx)或氧化鎂(MgO)，但均不侷限於此。自由層50可以是由鐵磁性材料所構成者，例如鐵、鈷、鎳或其合金如鈷鐵硼(cobalt-iron-boron,CoFeB)，但不限於此。其中，自由層50的磁化方向會受外部磁場而「自由」改變。另外遮蓋層40以及遮蓋層42較佳包含不同材料，例如本實施例的遮蓋層40較佳包含氮化矽而遮蓋層42則較佳包含氧化矽，但不侷限於此。
接著形成一圖案化遮罩54於遮蓋層42上。在本實施例中，圖案化遮罩54可包含一有機介電層(organic dielectric layer,ODL)56、一含矽硬遮罩與抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)層58以及一圖案化光阻60。
如第2圖所示，隨後利用圖案化遮罩54為遮罩進行一道或一道以上蝕刻製程去除部分遮蓋層40、42、部分MTJ堆疊結構38以及部
分金屬間介電層30以形成MTJ 62、72於MTJ區域14，其中第一電極層44較佳於此階段成為MTJ 62、72之下電極76，第二電極層52較佳成為MTJ 62、72之上電極78，而遮蓋層40、42可在蝕刻過程中被一同去除。值得注意的是，本實施例可先利用圖案化遮罩54進行一反應性離子蝕刻製程(reactive ion etching,RIE)去除部分遮蓋層40、42以及部分MTJ堆疊結構38，然後去除圖案化遮罩54，再利用圖案化之遮蓋層42為遮罩以離子束蝕刻製程(ion beam etching,IBE)以去除部分MTJ堆疊結構38以及部分金屬間介電層30形成MTJ 62、72。由於離子束蝕刻製程的特性，剩餘的金屬間介電層30上表面較佳略低於金屬內連線32上表面且金屬間介電層30上表面較佳呈現一弧形或曲面。
另外又需注意的是，本實施例利用離子束蝕刻製程去除部分金屬間介電層30的時候較佳一同去除部分金屬內連線32，使金屬內連線32靠近MTJ 62、72的交界處形成第一傾斜側壁64以及第二傾斜側壁66。
然後如第3圖所示，形成一襯墊層68於MTJ 62、72上並覆蓋金屬間介電層30表面。在本實施例中，襯墊層68較佳包含氮化矽，但又可依據製程需求選用其他介電材料，例如又可包含氧化矽、氮氧化矽或氮碳化矽。
如第4圖所示，接著進行一蝕刻製程去除部分襯墊層68以形成一側壁子70於各MTJ 62、72旁，其中側壁子70較佳設於各MTJ 62、72側壁並同時覆蓋並接觸金屬內連線32的第一傾斜側壁64以及第二傾
斜側壁66。此外，本階段所形成的側壁子70頂部較佳略低於上電極78頂部。
隨後如第5圖所示，形成一第一超低介電常數介電層80於金屬間介電層30表面完全覆蓋MTJ 62、72，並同時形成一凹槽82於MTJ 62、72之間。在本實施中，形成MTJ 62、72之間的凹槽82底部或下表面較佳低於MTJ 62、72上表面或更具體而言自由層50頂部或上電極78底部，另外凹槽82下表面較佳包含一平坦表面，同時凹槽82的左右側壁也各包含一平坦表面，其中凹槽82左右側壁的平坦表面可由MTJ 62、72的上下表面之間向上延伸至略高於上電極78頂部的位置。
如第6圖所示，接著進行一原子層沉積製程以形成一保護層84於第一超低介電常數介電層80上填滿凹槽82，再形成一第二超低介電常數介電層86於保護層84上。之後可先進行一平坦化製程，例如利用化學機械研磨(chemical mechanical polishing,CMP)製程去除部分第二超低介電常數介電層86甚至保護層84以及/或第一超低介電常數介電層80，然後進行一道或一道以上微影暨蝕刻製程去除MTJ區域14的部分第二超低介電常數介電層86、部分保護層84以及部分第一超低介電常數介電層80形成接觸洞(圖未示)。最後填入導電材料於接觸洞內並搭配平坦化製程如CMP以形成金屬內連線連接下方的MTJ 62、72。至此即完成本發明一實施例之MRAM單元的製作。
在本實施例中，第一超低介電常數介電層80與第二超低介電常數介電層86較佳包含相同材料，第一超低介電常數介電層80與保護
層84較佳包含不同材料，第二超低介電常數介電層86與保護層84較佳包含不同材料，其中第一超低介電常數介電層80與第二超低介電常數介電層86可包含多孔性介電材料例如但不侷限於氧碳化矽(silicon oxycarbide,SiOC)而保護層84則可包含但不侷限於例如四乙氧基矽烷(Tetraethyl orthosilicate,TEOS)、氧化矽、氮化矽或其組合。
從整體結構來看，第6圖所揭露之半導體元件主要包含MTJ 62、72分別設於基底12上，上電極78分別設於MTJ 62、72上，側壁子70分別設於MTJ 62、72側壁，第一超低介電常數介電層80設於MTJ 62、72上，保護層84設於第一超低介電常數介電層80上以及第二超低介電常數介電層86設於保護層84上，其中各側壁子70上表面較佳低於各上電極78上表面且位於MTJ 62、72及MTJ 62、72之間的保護層84底部較佳低於MTJ 62、72上表面。
從細部來看，設於MTJ 62、72之間的保護層84下表面包含一平坦表面，同時保護層84的左右側壁也各包含一平坦表面，其中保護層84左右側壁的平坦表面可由MTJ 62、72的上下表面之間向上延伸至略高於上電極78頂部的位置。另外設於MTJ 62或MTJ 72側壁的第一超低介電常數介電層80較佳具有一厚度T1，設於MTJ 62、72之間的保護層84具有一厚度T2以及設於第一超低介電常數介電層80正上方的保護層84具有一厚度T3，其中厚度T1較佳大於T2且T2又較佳大於T3。在本實施例中，厚度T1較佳約介於900-1200埃，厚度T2較佳介於350-450埃而厚度T3則較佳小於200埃。
綜上所述，本發明主要於形成MTJ後先控制MTJ側壁的側壁子高度，使側壁子頂部略微低於上電極頂部，然後再依據形成第一超低介電常數介電層、保護層以及第二超低介電常數介電層等所構成的三明治結構於MTJ上並填滿MTJ之間的空間。依據本發明之較佳實施例，由於設於MTJ側壁的側壁子高度略微降低，後續沉積第一超低介電常數介電層於MTJ上方後即可於MTJ之間形成足夠空間，例如具有平坦側壁及平坦底部的凹槽，如此之後由氧化矽所構成的保護層便能順利填滿MTJ之間的空隙而不致產生凹洞(void)影響元件表現。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:基底
14:MTJ區域
18:層間介電層
20:金屬內連線結構
22:金屬內連線結構
24:金屬間介電層
26:金屬內連線
28:停止層
30:金屬間介電層
32:金屬內連線
34:阻障層
36:金屬層
46:固定層
48:阻障層
50:自由層
62:MTJ
64:第一傾斜側壁
66:第二傾斜側壁
70:側壁子
72:MTJ
76:下電極
78:上電極
80:第一超低介電常數介電層
84:保護層
86:第二超低介電常數介電層
Claims (16)
- 一種製作半導體元件的方法，其特徵在於，包含：形成一第一磁性穿隧接面(magnetic tunneling junction,MTJ)以及一第二MTJ於一基底上；形成一第一上電極於該第一MTJ上以及一第二上電極於該第二MTJ上；形成一第一超低介電常數介電層於該第一MTJ以及該第二MTJ上並於該第一MTJ以及該第二MTJ之間形成一凹槽；形成一保護層於該第一超低介電常數介電層上並填滿該凹槽，其中位於該第一MTJ以及該第二MTJ之間之該保護層底部係低於該第一MTJ上表面；以及形成一第二超低介電常數介電層於該保護層上。
- 如申請專利範圍第1項所述之方法，其中該凹槽下表面低於該第一MTJ上表面。
- 如申請專利範圍第1項所述之方法，其中該凹槽下表面包含一平坦表面。
- 如申請專利範圍第1項所述之方法，其中該凹槽側壁包含一平坦表面。
- 如申請專利範圍第1項所述之方法，其中設於該第一MTJ 以及該第二MTJ之間之該保護層下表面包含一平坦表面。
- 如申請專利範圍第1項所述之方法，其中設於該第一MTJ以及該第二MTJ之間之該保護層側壁包含一平坦表面。
- 如申請專利範圍第1項所述之方法，其中設於該第一MTJ側壁之該第一超低介電常數介電層厚度大於該第一MTJ及該第二MTJ間之該保護層厚度。
- 如申請專利範圍第1項所述之方法，另包含於形成該第一超低介電常數介電層之前形成一第一側壁子於該第一MTJ旁以及一第二側壁子於該第二MTJ旁。
- 如申請專利範圍第8項所述之方法，其中該第一側壁子上表面低於該第一上電極上表面。
- 一種半導體元件，其特徵在於，包含：一第一磁性穿隧接面(magnetic tunneling junction,MTJ)以及一第二MTJ設於一基底上；一第一上電極設於該第一MTJ上以及一第二上電極設於該第二MTJ上；一第一超低介電常數介電層設於該第一MTJ以及該第二MTJ上；一保護層設於該第一超低介電常數介電層上，其中位於該第一MTJ以及該第二MTJ之間之該保護層底部係低於該第一MTJ上表面且該保 護層包含Y形；以及一第二超低介電常數介電層設於該保護層上。
- 如申請專利範圍第10項所述之半導體元件，其中設於該第一MTJ以及該第二MTJ之間之該保護層下表面包含一平坦表面。
- 如申請專利範圍第10項所述之半導體元件，其中設於該第一MTJ以及該第二MTJ之間之該保護層側壁包含一平坦表面。
- 如申請專利範圍第10項所述之半導體元件，其中設於該第一MTJ側壁之該第一超低介電常數介電層厚度大於該第一MTJ及該第二MTJ間之該保護層厚度。
- 如申請專利範圍第10項所述之半導體元件，另包含一第一側壁子設於該第一MTJ旁以及一第二側壁子設於該第二MTJ旁。
- 如申請專利範圍第14項所述之半導體元件，其中該第一側壁子上表面低於該第一上電極上表面。
- 如申請專利範圍第14項所述之半導體元件，其中該第二側壁子上表面低於該第二上電極上表面。
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