CN112542542B - 集成芯片及其形成方法 - Google Patents

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CN112542542B CN202011000610.3A CN202011000610A CN112542542B CN 112542542 B CN112542542 B CN 112542542B CN 202011000610 A CN202011000610 A CN 202011000610A CN 112542542 B CN112542542 B CN 112542542B
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Abstract

本发明的实施例在一些实施例中涉及集成芯片。该集成芯片包括在衬底上方的介电结构内设置的多层下部互连层。集成芯片还包括存储器件，该存储器件包括设置在底部电极和顶部电极之间的数据存储结构。所述底部电极电连接至所述多层下部互连层。侧壁间隔件从所述数据存储结构的最外侧壁连续地延伸至所述底部电极的最外侧壁下方。本申请的实施例在一些实施例中还涉及形成集成芯片的方法。

Description

集成芯片及其形成方法
技术领域
本申请的实施例涉及半导体领域，具体地，涉及一种集成芯片及其形成方法。
背景技术
许多现代电子设备包含构造成存储数据的电子存储器。电子存储器可以是易失性存储器或者非易失性存储器。易失性存储器在通电时会存储数据，而非易失性存储器在断电时能够存储数据。磁阻随机存取存储器(MRAM)是下一代非易失性存储技术的一个有希望的候选者。MRAM器件使用磁隧道结(MTJ)，从而允许以高速数据存取和低功耗的方式来存储数据。
发明内容
本申请的实施例提供了一种集成芯片，包括：介电结构，设置在衬底上方；多层下部互连层，设置在介电结构内；存储器件，包括设置在底部电极和顶部电极之间的数据存储结构，其中，底部电极电连接至多层下部互连层；以及侧壁间隔件，从数据存储结构的最外侧壁连续地延伸至底部电极的最外侧壁下方。
本申请的实施例还提供了一种集成芯片，包括：下部层间介电层，设置在衬底上方；下部互连层，设置在下部层间介电层内；下部绝缘结构，设置在下部层间介电层上方；磁隧道结器件，包括设置在底部电极和顶部电极之间的磁隧道结，其中，底部电极布置在下部互连层上并且延伸穿过下部绝缘结构；以及顶部电极通孔蚀刻停止层，从顶部电极的最外侧壁连续地延伸至底部电极的最外侧壁下方。
本申请的实施例另外提供了一种形成集成芯片的方法，包括：在衬底上方的下部层间介电层内形成下部互连层；在下部互连层上方形成一个或者多个底部电极层；在一个或者多个底部电极层上方形成磁隧道结堆叠件；在磁隧道结堆叠件上方形成一个或者多个顶部电极层；实施一个或者多个蚀刻工艺，以选择性地图案化一个或者多个顶部电极层、磁隧道结堆叠件、以及一个或者多个底部电极层，并且限定顶部电极结构、磁隧道结、以及底部电极；以及在完成一个或者多个刻蚀工艺之后，沿着磁隧道结和底部电极的最外侧壁形成侧壁间隔件。
本申请的实施例提供了形成存储器单元的方法。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了具有公开的存储器件的集成芯片的一些实施例的截面图，该存储器件通过在形成侧壁间隔件之前对底部电极进行图案化的工艺形成；
图2示出了具有公开的存储器件的集成芯片的一些实施例的截面图；
图3示出了具有公开的存储器件的集成芯片的一些实施例的截面图；
图4示出了具有公开的存储器件的集成芯片的一些实施例的截面图；
图5-图21示出了形成多个MTJ器件的方法的一些实施例的截面图，该方法在沿着MTJ器件的侧面形成侧壁间隔件之前限定了MTJ器件的底部电极；
图22示出了形成多个MTJ器件的方法2200的一些实施例的流程图，该方法2200在沿着MTJ器件的侧面形成侧壁间隔件之前限定了MTJ器件的底部电极。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
磁隧道结(MTJ)器件包括垂直布置在下部导电电极和上部导电电极之间的MTJ。MTJ包括被钉扎层，该被钉扎层通过隧道势垒层与自由层分隔开。被钉扎层的磁性取向是静态的(即固定的)，而自由层的磁性取向能够相对于被钉扎层的磁性取向在并行构型和反并行构型之间进行切换。并行构型提供低电阻状态，该低电阻状态以数字方式将数据存储为第一数据状态(例如，逻辑“1”)。反并行构型提供高电阻状态，该高电阻状态以数字方式将数据存储为第二数据状态(例如，逻辑“0”)。
通常，通过在底部电极层上方沉积MTJ堆叠件、然后在MTJ堆叠件上方沉积顶部电极层来形成MTJ器件。然后根据第一图案化工艺来图案化顶部电极层和MTJ堆叠件，以限定底部电极层上面的多个MTJ和顶部电极。沿着多个MTJ的侧壁形成多个侧壁间隔件和蚀刻停止层。随后根据侧壁间隔件来图案化一个或者多个底部电极层，以在多个MTJ下方限定底部电极。然后在顶部电极上方形成顶部电极通孔。蚀刻停止层防止顶部电极通孔损坏多个MTJ。
已经意识到，随着MTJ器件的尺寸缩小，相邻MTJ器件之间的尺寸也缩小。随着相邻MTJ器件之间的尺寸缩小，相邻MTJ器件的侧壁间隔件之间的间距变得更小(例如，在约1nm和50nm之间)，使得用第二蚀刻工艺来图案化底部电极层越来越难。使侧壁间隔件变薄可以提高用第二蚀刻工艺来图案化底部电极层的能力。然而，使侧壁间隔件变薄会导致在第二蚀刻工艺期间蚀刻停止层受到暴露和蚀刻。在顶部电极通孔的形成期间和/或蚀刻停止材料(例如，氧化铝)的再沉积期间，蚀刻停止层受到蚀刻会导致MTJ损坏，这会引起相邻MTJ器件的底部电极之间的漏电。
在一些实施例中，本发明涉及一种形成MTJ器件的方法，该方法剔除了用于限定底部电极的第二图案化工艺。相反，本发明使用单一蚀刻工艺来限定顶部电极、MTJ、和底部电极。随后沿着顶部电极、MTJ、和底部电极的侧壁形成侧壁间隔件，随后在侧壁间隔件上方形成蚀刻停止层。通过使用单个图案化工艺来限定顶部电极、MTJ、和底部电极，可以增加限定底部电极层的蚀刻区域的间隙的尺寸。另外，在限定底部电极之后形成蚀刻停止层可以避免蚀刻停止层的再沉积，从而减轻了相邻MTJ器件之间的泄漏。
图1示出了具有公开的存储器件的集成芯片100的一些实施例的截面图，该存储器件通过在形成侧壁间隔件之前对底部电极进行图案化的工艺形成。
集成芯片100包括在衬底102上方布置的存取器件104。介电结构106也布置在衬底102上方，并且围绕存取器件104。介电结构106包括下部介电结构106a，该下部介电结构106a围绕多层下部互连层108，该多层下部互连层108电连接至存取器件104。在一些实施例中，存取器件104可以包括晶体管器件(例如MOSFET、双极结型晶体管(BJT)、高电子迁移率晶体管(HEMT)等)。在一些实施例中，多层下部互连层108包括导电触点110、互连线112、和互连通孔114的层。
在多层下部互连层108上方的介电结构106内设置多个存储器件115a-115b。多个存储器件115a-115b包括在底部电极116和顶部电极120之间设置的数据存储结构118。数据存储结构118构造成存储数据状态(例如，对应于逻辑“0”或者逻辑“1”)。在各个实施例中，数据存储结构118可以包括磁隧道结、高k介电材料等。
沿着多个存储器件115a-115b的侧壁布置一个或者多个侧壁间隔件122。侧壁间隔件122沿着顶部电极120的最外侧壁120s、数据存储结构118的最外侧壁118s、和底部电极116的最外侧壁116s连续地延伸至底部电极116的最外侧壁116s的下方。例如，在一些实施例中，侧壁间隔件122可以在底部电极116的最外侧壁116s的底部下方延伸距离d1。在一些实施例中，侧壁间隔件122可以沿着位于底部电极116的下表面116L下面的下部介电结构106a的侧壁106s延伸。侧壁间隔件122具有完全覆盖底部电极116的最外侧壁116s的内侧壁。在一些实施例中，侧壁间隔件122的内侧壁可以直接接触顶部电极120的最外侧壁120s、数据存储结构118的最外侧壁118s、和底部电极116的最外侧壁116s。在一些实施例中，侧壁间隔件122的内侧壁可以进一步接触下部介电结构106a的侧壁106s。
沿着侧壁间隔件122的外侧壁布置顶部电极通孔(TEVA)蚀刻停止层124，并且在TEVA蚀刻停止层124上布置上部介电结构106b。在一些实施例中，TEVA蚀刻停止层124可以从多个存储器件115a-115b的第一存储器件115a的侧壁连续地延伸至多个存储器件115a-115b的第二存储器件115b的侧壁。在这些实施例中，TEVA蚀刻停止层124具有垂直延伸的部分和水平延伸的部分。垂直延伸的部分沿着侧壁间隔件122的侧壁布置，并且从水平延伸的部分的顶面向外突出至与顶部电极120的顶面平行并且沿着顶部电极120的顶面设置的水平线。
侧壁间隔件122完全覆盖底部电极116的最外侧壁116s，因为是在实施了限定底部电极116的一个或者多个图案化工艺之后形成侧壁间隔件122。通过在一个或者多个图案化工艺之后形成侧壁间隔件122，使得能够以小的间距(即，在相邻的存储器件115a-115b之间具有小的空间)来更容易地图案化底部电极116。另外，由于TEVA蚀刻停止层124设置在侧壁间隔件122上方，其也不会经受蚀刻工艺，从而避免了可能导致多个存储器件115a-115b的相邻者之间漏电的材料从TEVA蚀刻停止层124的再沉积。
图2示出了具有公开的存储器件的集成芯片200的另外一些实施例的截面图。
集成芯片200包括在衬底102上方设置的介电结构106。介电结构106包括多层堆叠的层间介电(ILD)层107a-107d。在一些实施例中，多层堆叠的ILD层107a-107d可以包括二氧化硅、掺杂的二氧化硅(例如，碳掺杂的二氧化硅)、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)等的一种或者多种。
在介电结构106的多层下部ILD层107a-107b内布置多层下部互连层108。在一些实施例中，多层下部互连层108包括分别由多层下部ILD层107a-107b的一者围绕的导电触点110和互连线112。在一些另外的实施例中(未示出)，多层下部互连层108可以进一步包括导电通孔。在一些实施例中，互连线112和/或导电通孔可以包括围绕金属芯(例如，铜、钨、铝等)的扩散阻挡层(例如，钽、氮化钛等)。
在多层下部ILD层107a-107b上方布置包括一种或者多种介电材料的下部绝缘结构202。在各个实施例中，下部绝缘结构202可以包括氧化物(例如，氧化硅、富硅氧化物等)、氮化物(例如，氮化硅、氮氧化硅等)、碳化物(例如，碳化硅、碳氧化硅等)、原硅酸四乙酯(TEOS)、和/或类似物。例如，在一些实施例中，下部绝缘结构202可以包括氧化硅层，而在其他实施例中，下部绝缘结构202可以包括设置在碳化硅层之间的富硅氧化物层。
在下部绝缘结构202上方的介电结构106内布置多个MTJ器件204a-204b。多个MTJ器件204a-204b包括底部电极116，其通过磁隧道结(MTJ)206与顶部电极120分隔开。底部电极116从下部绝缘结构202上方延伸至下部绝缘结构202下方的多层下部互连结构108。在一些实施例中，底部电极116可以包括衬垫(例如，胶层和/或扩散阻挡层)和上面的导电材料。在一些实施例中，衬垫可以包括氮化钽、氮化钛等。在一些实施例中，导电材料可以包括钛、钽等。在一些实施例中，顶部电极120可以包括钛、钽、钨、氮化钽、氮化钛等的一种或者多种。
在一些实施例中，MTJ 206可以包括通过介电隧道势垒210与自由层212分隔开的被钉扎层208。被钉扎层208具有的磁化强度是固定的，而自由层212具有的磁化强度在操作过程中(通过隧道磁电阻(TMR)效应)相对于被钉扎层208的磁化强度可以改变为要么并行(即“P”状态)要么反并行(即“AP”状态)。被钉扎层208和自由层212的磁化强度之间的关系限定了MTJ 206的电阻状态，从而使得MTJ 206能够存储数据状态。
在一些实施例中，被钉扎层208可以包括钴、铁、硼、镍、钌、铱、铂等。在一些实施例中，介电隧道势垒210可以包括氧化镁、氧化铝、氧化镍、氧化钆、氧化钽、氧化钼、氧化钛、氧化钨等。在一些实施例中，自由层212可以包括钴、铁、硼、铁钴、镍钴、硼化钴铁、硼化铁、铁铂、铁钯等。
一个或者多个侧壁间隔件122和顶部电极通孔(TEVA)蚀刻停止层124沿着多个MTJ器件204a-204b的侧壁延伸。在各个实施例中，侧壁间隔件122可以包括氮化硅、二氧化硅(SiO2)、氮化物(例如，氮氧化硅、氮化硅等)、碳化物(例如，碳化硅等)等。在各个实施例中，TEVA蚀刻停止层124可以包括氮化硅(例如，Si3N4)、金属氧化物(例如，氧化铝、氧化铪等)等的一种或者多种。在TEVA蚀刻停止层124上方布置中间ILD层107c。在一些实施例中，中间ILD层107c的顶面与TEVA蚀刻停止层124和/或顶部电极120的顶面基本共面(例如在化学机械平坦化(CMP)工艺的公差范围内共面)。
在中间ILD层107c上方的上部ILD结构107d内设置上部互连结构126。上部互连结构126接触顶部电极120。在一些实施例中，上部互连结构126可以在中间ILD层107c的顶面下方垂直地延伸。在一些这样的实施例中，TEVA蚀刻停止层124可以将上部互连结构126与顶部电极120的侧壁横向分隔开。
图3示出了具有公开的存储器件的集成芯片300的另外一些实施例的截面图。
集成芯片300包括在衬底102内设置的一个或者多个存取器件104。在一些实施例中，一个或者多个存取器件104通过在衬底102内设置的隔离结构302横向分隔开。在一些实施例中，隔离结构302可以包括浅沟槽隔离(STI)结构，该浅沟槽隔离(STI)结构包括由衬底102的侧壁限定的在沟槽内设置的一种或者多种介电材料。
在衬底102上方设置介电结构106。介电结构106包括围绕多层下部互连层108的多层下部ILD层107a-107b。在一些实施例中，多层下部ILD层107a-107b可以包括第一ILD层107a，该第一ILD层107a通过第一蚀刻停止层304a与第二ILD层107b分隔开。在多层下部ILD层107a-107b上方设置第二蚀刻停止层304b。在一些实施例中，第一蚀刻停止层304a和/或第二蚀刻停止层304b可以包括碳化物、氮化物等。在第二蚀刻停止层304b上方布置下部绝缘结构202。下部绝缘结构202包括位于多层下部互连层108的一者的正上方的第一侧壁。第一侧壁在下部绝缘结构202的最底面和下部绝缘结构202的最顶面之间延伸。下部绝缘结构202还包括在下部绝缘结构202的最顶面和下部绝缘结构202的上表面之间延伸的第二侧壁。
在开口内并且在下部绝缘结构202的最顶面上方布置底部电极116。底部电极116包括具有第一宽度的顶面和具有第二宽度的底面，第二宽度小于第一宽度。顶面在底部电极116的最外侧壁116s之间延伸。底部电极116延伸穿过下部绝缘结构202和第二蚀刻停止层304b至多层下部互连层108的一者。在一些实施例中，与位于底部电极116的横向外侧的下部绝缘结构202相比，位于底部电极116的正下方的下部绝缘结构202可以具有更大的厚度。
在底部电极116的顶面上方布置MTJ 206，在MTJ 206上方布置顶部电极120。在一些实施例中，MTJ 206可以直接接触底部电极116的顶面。在一些实施例中，底部电极116的顶面具有的宽度可以基本等于MTJ 206的底面的宽度。在一些实施例中，底部电极116、MTJ206、和顶部电极120可以具有最外侧壁，该最外侧壁相对于沿着底部电极116的顶面延伸的水平线以第一角度α定向。在一些实施例中，第一角度α可以是锐角。例如，在一些实施例中，第一角度α可以在80°和90°之间的范围内。
一个或者多个侧壁间隔件122沿着顶部电极120、MTJ 206、和底部电极116的最外侧壁延伸。在一些实施例中，侧壁间隔件122可以进一步沿着下部绝缘结构202的第二侧壁延伸。在一些实施例中，侧壁间隔件122可以具有凹进至顶部电极120的最顶面下方的最顶面。在一些实施例中，侧壁间隔件122可以在侧壁间隔件122的最底面和侧壁间隔件122的最顶面之间分别具有基本恒定的宽度。在一些实施例中，侧壁间隔件122的宽度可以在约4纳米和约20纳米之间的范围内。
在侧壁间隔件122和下部绝缘结构202上方布置顶部电极通孔(TEVA)蚀刻停止层124。TEVA蚀刻停止层124从侧壁间隔件122的顶部上方垂直延伸至下部绝缘结构202的最顶面下方。在一些实施例中，沿着延伸穿过下部绝缘结构202的第一侧壁的水平面来布置TEVA蚀刻停止层124的最底面。在一些实施例中，在侧壁间隔件122的侧壁之间的位置处，TEVA蚀刻停止层124直接接触下部绝缘结构202的上表面。在一些实施例中，TEVA蚀刻停止层124可以延伸至侧壁间隔件122的底部下方的位置。例如，在一些实施例中，TEVA蚀刻停止层124可以在侧壁间隔件122的底面下方延伸在约0埃和约200埃之间的范围内的距离。在一些实施例中(未示出)，TEVA蚀刻停止层124可以延伸穿过下部绝缘结构202至接触第二蚀刻停止层304b。在一些实施例中，TEVA蚀刻停止层124可以具有在约10埃和约100埃之间的范围内的厚度。
中间ILD层107c位于TEVA蚀刻停止层124上方。在一些实施例中，在围绕第一MTJ器件204a的侧壁间隔件122和围绕第二MTJ器件204b的侧壁间隔件122之间，中间ILD层107c横向延伸距离d2。在一些实施例中，距离d2在约20纳米和约150纳米之间的范围内。在一些实施例中，中间ILD层107c直接接触侧壁间隔件122的侧壁。第三蚀刻停止层304c(例如，包括氧化物、氮化物、碳化物等)位于中间ILD层107c上方，并且上部ILD结构107d位于第三蚀刻停止层304c上方。上部互连结构126延伸穿过上部ILD结构107d和第三蚀刻停止层304c至接触顶部电极120。
图4示出了具有公开的存储器件的集成芯片400的另外一些实施例的截面图。
集成芯片400包括衬底102，该衬底102包括嵌入式存储区402和逻辑区404。在嵌入式存储区402内，在一层或者多层下部ILD层107a-107b内设置多层下部互连层108。多层下部互连层108连接在布置在衬底102内的存取器件104和布置在下部绝缘结构202上方的MTJ器件204a-204b之间。MTJ器件204a-204b分别包括在底部电极116和顶部电极120之间设置的MTJ 206。沿着顶部电极120、MTJ 206、底部电极116、以及下部绝缘结构202的相对侧设置一个或者多个侧壁间隔件122。在侧壁间隔件122上设置TEVA蚀刻停止层124。
在下部绝缘结构202上方并且围绕MTJ器件204a-204b设置中间ILD层107c。在中间ILD层107c上方的上部ILD结构107d内设置上部互连结构126。上部互连结构126可以包括顶部电极通孔406，和横向延伸超过顶部电极通孔406的一侧或者多侧的上部互连线408。顶部电极通孔406将顶部电极120连接至上部互连线408。顶部电极通孔406设置在顶部电极120正上方。在一些实施例中，顶部电极通孔406和上部互连线408可以包括铝、铜、钨等。
在一些实施例中，顶部电极通孔406可以在中间ILD层107c的顶部下方垂直延伸。在一些这样的实施例中，顶部电极通孔406可以从顶部电极120上方延伸至沿着TEVA蚀刻停止层124的侧面。在这些实施例中，顶部电极通孔406可以通过TEVA蚀刻停止层124与顶部电极120的侧壁横向分隔开。
在逻辑区404内，在介电结构106内设置一层或者多层附加互连层。一层或者多层附加互连层包括导电触点414、互连线416、以及互连通孔418。一层或者多层附加互连层连接至布置在衬底102内的逻辑器件412。在一些实施例中，逻辑器件412可以包括晶体管器件(例如，MOSFET、双极结型晶体管(BJT)、高电子迁移率晶体管(HEMT)等)。
在一些实施例中，介电结构106可以包括在逻辑区404内的一层或者多层下部ILD层107a-107b上方布置的逻辑ILD层410。逻辑ILD层410可以包括与中间ILD层107c的材料不同的材料。在一些实施例中，与中间ILD层107c相比，逻辑ILD层410可以具有较低的介电常数。例如，在一些实施例中，逻辑ILD层410可以包括低k介电材料(即，介电常数小于大约3.9的介电材料)，而中间ILD层107c可以包括氧化物。在一些实施例中，逻辑ILD层410可以包括碳掺杂的二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料等。
在一些实施例中，逻辑ILD层410可以具有与TEVA蚀刻停止层124的最外侧壁和下部绝缘结构202的侧壁接触的侧壁。在一些这样的实施例中，下部绝缘结构202在逻辑区404内的高度可以小于在嵌入式存储区402内的高度。
图5-图21示出了通过在沿着MTJ器件的侧面形成侧壁间隔件之前限定MTJ器件的底部电极来形成多个MTJ器件的方法的一些实施例的截面图500-截面图2100。虽然描述图5-图21涉及方法，但是应当理解，图5-图21中公开的结构不限于这样的方法，而是可以作为独立于该方法的结构独立存在。
如图5的截面图500所示，提供了衬底102。衬底102包括嵌入式存储区402和逻辑区404。在衬底102的嵌入式存储区402内形成存取器件104，在衬底102的逻辑区404内形成逻辑器件412。在各个实施例中，衬底102可以是任何类型的半导体本体(例如，硅、SiGe、SOI等)，例如半导体晶圆和/或者晶圆上的一个或者多个管芯，以及与其相关的任何其他类型的半导体和/或外延层。在一些实施例中，存取器件104和/或逻辑器件412可以包括晶体管。在一些这样的实施例中，可以通过在衬底102上方沉积栅极介电膜和栅极电极膜来形成存取器件104。随后，图案化栅极介电膜和栅极电极膜，以形成栅极电介质104g和栅极电极104e。随后可以注入衬底102，以在栅极电极104e的相对侧上的衬底102内形成源极区104s和漏极区104d。
如图6的截面图600所示，在衬底102上方的一层或者多层下部层间介电(ILD)层107a-107b内形成多层下部互连层108。在一些实施例中，一层或者多层下部ILD层107a-107b可以包括通过第一蚀刻停止层304a分隔开的第一ILD层107a和第二ILD层107b。在一些实施例中，多层下部互连层108可以包括导电触点110和互连线112。在一些另外的实施例(未示出)中，多层下部互连层108可以进一步包括互连通孔。可以通过在衬底102(例如，氧化物、低k电介质、或者超低k电介质)上方形成一层或者多层下部ILD层107a-107b的一者、选择性地蚀刻一层或者多层下部ILD层107a-107b以在ILD层内限定通孔开口和/或沟槽、在通孔开口和/或沟槽内形成导电材料(例如，铜、铝等)、并且实施平坦化工艺(例如，化学机械平坦化工艺)来形成多层下部互连层108。
如图7的截面图700所示，在一层或者多层下部ILD层107a-107b上方形成第二蚀刻停止层304b，并且在第二蚀刻停止层304b上形成下部绝缘结构202。在一些实施例中，第二蚀刻停止层304b可以包括氮化硅、碳化硅等的一种或者多种。在一些实施例中，下部绝缘结构202可以包括氧化物、氮化硅、碳化硅、TEOS等的一种或者多种。在一些实施例中，下部绝缘结构202可以通过多种不同的沉积工艺(例如，物理气相沉积(PVD)、化学气相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)形成为厚度在约200埃和约300埃之间的范围内。
如图8的截面图800所示，选择性地图案化第二蚀刻停止层304b和下部绝缘结构202，以限定延伸穿过第二蚀刻停止层304b和下部绝缘结构202的多个开口802。多个开口802暴露出位于下部绝缘结构202下面的多层下部互连层108(例如，互连线112)的一者。在一些实施例中，可以通过根据设置在下部绝缘结构202上的图案化的掩膜层806、将第二蚀刻停止层304b和下部绝缘结构202暴露于蚀刻剂804，来选择性地图案化第二蚀刻停止层304b和下部绝缘结构202。
如图9的截面图900所示，可以在下部绝缘结构202上方并且在开口802内形成一个或者多个底部电极层902。一个或者多个底部电极层902延伸穿过下部绝缘结构至多层下部互连层108的一者(例如，至互连线112)。在一些实施例中，可以通过沉积衬垫、随后沉积导电材料来形成一个或者多个底部电极层902。在各个实施例中，衬垫可以包括构造成增加相邻层之间的粘附力的胶层、和/或构造成防止相邻层之间的扩散的扩散阻挡层。在一些实施例中，衬垫可以包括氮化钽、氮化钛等。在一些实施例中，导电材料可以包括钽、钛等。在一些实施例中，可以在沉积导电材料之后实施平坦化工艺(例如，化学机械平坦化工艺)，随后在下部绝缘层和导电材料上沉积另外的导电材料。在其他实施例中，在沉积导电材料之后不实施平坦化工艺。
如图10的截面图1000所示，在一个或者多个底部电极层902上方形成MTJ堆叠件1002。在一些实施例中，MTJ堆叠件1002可以包括在一个或者多个底部电极层902上方形成的下部铁磁层1004、在下部铁磁层1004上方形成的隧道势垒层1006、以及在隧道势垒层1006上方形成的上部铁磁电极1008。随后在MTJ堆叠件1002上方形成一个或者多个顶部电极层1010(例如，钛、钽、钛氮化物等)。
如图11的截面图1100所示，实施一个或者多个图案化工艺，以限定多个MTJ器件堆叠件1106a-1106b。一个或者多个图案化工艺选择性地将一个或者多个顶部电极层(图10的1010)、MTJ堆叠件(图10的1002)、以及一个或者多个底部电极层(图10的902)暴露于蚀刻剂1102，以限定设置在底部电极116和顶部电极结构1108之间的MTJ 206。一个或者多个图案化工艺可以进一步蚀刻下部绝缘结构202，以在底部电极116下方限定下部绝缘结构的侧壁。蚀刻下部绝缘结构202使得下部绝缘结构202在底部电极116的横向外侧的厚度小于在底部电极116正下方的厚度。在一些实施例中，在底部电极116正下方的下部绝缘结构202的厚度大于在底部电极116外部的下部绝缘结构202的厚度在约2倍和约5倍之间。在其他实施例中，在底部电极116正下方的下部绝缘结构202的厚度大于在底部电极116外侧的下部绝缘结构202的厚度5倍以上。
在一些实施例中，一个或者多个图案化工艺可以包括单个蚀刻工艺(例如，使用相同蚀刻剂的连续蚀刻工艺)。在其他实施例中，一个或者多个图案化工艺可以包括在处理室内原位实施的多个蚀刻工艺(例如，在时间上分隔开的多个离散蚀刻工艺)。在一些实施例中，可以利用在顶部电极层(图10的1010)上方的适当位置的掩模层(例如，光刻胶层、硬掩模层等)来实施一个或者多个图案化工艺。
如图12的截面图1200所示，在完成一个或者多个图案化工艺之后，在下部绝缘结构202和多个MTJ器件堆叠件1106a-1106b上方形成间隔件层1202。间隔件层1202形成为接触下部绝缘结构202、底部电极116、MTJ206、以及顶部电极结构1108的侧壁。在一些实施例中，间隔件层1202可以形成为在约40埃和约400埃之间的范围内的基本恒定的厚度。在一些实施例中，可以使用沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)形成间隔件层1202。在各个实施例中，间隔件层1202可以包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如，SiON)等。
如图13的截面图1300所示，间隔件层(图12的1202)暴露于蚀刻剂1302，其从水平表面去除间隔件层。从水平表面去除间隔件层，使得沿着多个MTJ器件堆叠件1106a-1106b的相对侧留下间隔件层的一部分，作为侧壁间隔件122。在一些实施例中，蚀刻间隔件层可以使侧壁间隔件122凹进至顶部电极结构1108的顶部的下方。在一些实施例中，蚀刻剂1302可以包括干蚀刻剂。
如图14的截面图1400所示，在侧壁间隔件122、顶部电极结构1108、以及下部绝缘结构202上方，形成顶部电极通孔(TEVA)蚀刻停止层124。在一些实施例中，TEVA蚀刻停止层124可以包括金属氧化物(例如，氧化铝、氧化铪等)、氮化硅等。在一些实施例中，可以通过沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)使TEVA蚀刻停止层124形成为厚度在约1纳米和约10纳米之间的范围内。
如图15的截面图1500所示，在TEVA蚀刻停止层124上方形成中间ILD层107c。中间ILD层107c形成为完全覆盖TEVA蚀刻停止层124的顶部。在一些实施例中，可以通过沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)形成中间ILD层107c。在各个实施例中，中间ILD层107c可以包括氧化物(例如，二氧化硅)等。
如图16的截面图1600所示，实施平坦化工艺(沿着线1602)，以去除中间ILD层107c、TEVA蚀刻停止层124、以及顶部电极结构(图15的1108)的一部分。通过去除顶部电极结构的一部分，平坦化工艺限定了多个MTJ器件204a-204b，其在MTJ 206上方分别具有顶部电极120。在一些实施例中，平坦化工艺可以包括化学机械平坦化(CMP)工艺。
如图17的横截面图1700所示，从逻辑区404内去除中间ILD层107c、TEVA蚀刻停止层124、以及下部绝缘结构202的一部分。在一些实施例中，在嵌入式存储区402内的中间ILD层107c上方形成掩模层1702。随后，中间ILD层107c暴露于蚀刻剂1704，从而根据掩模层1702来蚀刻中间ILD层107c，以从逻辑区404内去除中间ILD层107c。在一些实施例中(未示出)，蚀刻工艺可以使中间ILD层107c具有面向逻辑区404的成角度的侧壁。在各个实施例中，掩模层1702可以包括碳化硅，氮化硅等的一种或者多种。
如图18的截面图1800所示，在嵌入式存储区402内的中间ILD层107c上方和逻辑区404内的下部绝缘结构202上方，形成逻辑ILD层410。在一些实施例中，可以通过沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)来沉积逻辑ILD层410。在各个实施例中，逻辑ILD层410可以包括与中间ILD层107c的材料不同的材料。在一些实施例中，其中逻辑区404中的相邻互连结构之间的间隔大于嵌入式存储区402中的相邻MTJ器件之间的间隔，与中间ILD层107c相比，逻辑ILD层410可以包括具有较低介电常数和较差间隙填充能力的材料。在一些实施例中，逻辑ILD层410可以包括二氧化硅、碳掺杂的二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料等。
如图19的横截面图1900所示，在逻辑ILD层410内形成一层或者多层附加互连层。在一些实施例中，一层或者多层附加互连层可以包括互连通孔418和互连线416。可以通过选择性地蚀刻逻辑ILD层410以在逻辑ILD层410内限定通孔开口和/或沟槽、在通孔开口和/或沟槽内形成导电材料(例如，铜、铝等)、以及实施平坦化工艺(例如，化学机械平坦化工艺)，来形成一层或者多层附加互连层。在一些实施例中，平坦化工艺从中间ILD层107c上方去除逻辑ILD层410。在一些实施例中，平坦化工艺可以包括化学机械平坦化(CMP)工艺。
如图20的截面图2000所示，在嵌入式存储区402内的中间ILD层107c上方和逻辑区404内的逻辑ILD层410上方，形成上部ILD结构107d。在一些实施例中，在形成上部ILD结构107d之前，可以在中间ILD层107c和逻辑ILD层410上形成第三蚀刻停止层304c。在一些实施例中，可以通过沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)来沉积上部ILD结构107d。在一些实施例中，上部ILD结构107d可以包括二氧化硅、碳掺杂的二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料等。
如图21的截面图2100所示，在上部ILD结构107d内形成上部互连结构126。在一些实施例中，上部互连结构126可以包括：顶部电极通孔406，其设置在MTJ器件204a-204b的一者的顶部电极120上；以及上部互连线408，其垂直地位于顶部电极通孔406上方并且横向延伸超过顶部电极通孔406的一侧或者多侧。在一些实施例中，可以通过蚀刻上部ILD结构107d以形成通孔开口和/或沟槽、用导电材料(例如钨、铜、和/或铝)填充通孔开口和/或沟槽，来形成上部互连结构126。随后实施化学机械平坦化(CMP)工艺，以从上部ILD结构107d上方去除导电材料的多余部分。
图22示出了通过在沿着MTJ器件的侧面形成侧壁间隔件之前限定MTJ器件的底部电极来形成多个MTJ器件的方法2200的一些实施例的流程图。
虽然在本文中将方法2200图示和描述为一系列动作或者事件，但是应当理解，这些动作或者事件的图示顺序不应以限制性的意义来解释。例如，除了本文图示和/或描述的那些动作或者事件之外，某些动作可以以不同的顺序发生和/或与其他动作或者事件同时发生。另外，可能并非需要所有图示的动作来实现本文描述的一个或者多个方面或者实施例。此外，本文描述的一个或者多个动作可以在一个或者多个分开的动作和/或阶段中执行。
在2202，在衬底的嵌入式存储区内形成存取器件。图5示出了对应于动作2202的一些实施例的截面图500。
在2204，在衬底上方的一层或者多层下部ILD层内形成下部互连层。在一些实施例中，下部互连层连接至存取器件。图6示出了对应于动作2204的一些实施例的截面图600。
在2206，在一层或者多层下部ILD层上方形成下部绝缘结构。图7-图8示出了对应于动作2206的一些实施例的截面图700-截面图800。
在2208，在下部绝缘结构上方形成MTJ器件层的堆叠件。在一些实施例中，可以根据动作2010-2214来形成MTJ器件层的堆叠件。
在2210，在下部绝缘结构上方并且在延伸穿过下部绝缘结构至下部互连层的开口内，形成一个或者多个底部电极层。图9示出了对应于动作2210的一些实施例的截面图900。
在2212，在一个或者多个底部电极层上方形成MTJ堆叠件。图10示出了对应于动作2212的一些实施例的截面图1000。
在2214，在MTJ堆叠件上方形成一个或者多个顶部电极层。图10示出了对应于动作2214的一些实施例的截面图1000。
在2216，在MTJ器件层的堆叠件上实施一个或者多个蚀刻工艺，以蚀刻一个或者多个顶部电极层、MTJ堆叠件、以及底部电极结构，并且限定分别具有设置在底部电极和顶部电极结构之间的MTJ的多个MTJ器件堆叠件。图11示出了对应于动作2216的一些实施例的截面图1100。
在2218，在完成一个或者多个蚀刻工艺之后，沿着MTJ器件堆叠件的侧壁形成一个或者多个侧壁间隔件。在一些实施例中，侧壁间隔件可以延伸至下部绝缘层的侧壁。图12-图13示出了对应于动作2218的一些实施例的截面图1200-截面图1300。
在2220，在侧壁间隔件上方形成顶部电极通孔(TEVA)蚀刻停止层。图14示出了对应于动作2220的一些实施例的截面图1400。
在2222，在TEVA蚀刻停止层上方形成中间ILD层。图15示出了对应于动作2222的一些实施例的截面图1500。
在2224，实施平坦化工艺，以去除中间ILD层和TEVA蚀刻停止层的一部分，并且暴露顶部电极的顶面。图16示出了对应于动作2224的一些实施例的截面图1600。
在2226，在顶部电极上形成上部互连结构。图20-图21示出了对应于动作2226的一些实施例的截面图2000-截面图2100。
因此，在一些实施例中，本发明涉及一种形成MTJ器件的方法，该方法使用单个蚀刻工艺来限定顶部电极、MTJ、以及底部电极。通过使用单个图案化工艺来限定MTJ器件，可以增加用于限定底部电极层的蚀刻区域的间隙。
在一些实施例中，本发明涉及一种集成芯片。集成芯片包括：介电结构，设置在衬底上方；多层下部互连层，设置在介电结构内；存储器件，包括设置在底部电极和顶部电极之间的数据存储结构，该底部电极电连接至多层下部互连层；以及侧壁间隔件，从数据存储结构的最外侧壁连续地延伸至底部电极的最外侧壁下方。在一些实施例中，侧壁间隔件从数据存储结构的最外侧壁连续地延伸至顶部电极的最外侧壁。在一些实施例中，侧壁间隔件包括与数据存储结构的最外侧壁和底部电极的最外侧壁接触的内侧壁。在一些实施例中，介电结构包括：多层下部层间介电(ILD)层，设置在衬底上方并且围绕多层下部互连层；蚀刻停止层，设置在多层下部ILD层上方；以及下部绝缘结构，设置在蚀刻停止层上方，底部电极从下部绝缘结构上方延伸至多层下部互连层的一者。在一些实施例中，下部绝缘结构在底部电极正下方的厚度大于在底部电极的横向外侧的厚度。在一些实施例中，侧壁间隔件的内侧壁还接触下部绝缘结构的侧壁。在一些实施例中，集成芯片还包括顶部电极通孔蚀刻停止层，该顶部电极通孔蚀刻停止层从侧壁间隔件的侧壁连续地延伸至顶部电极的最外侧壁。在一些实施例中，集成芯片还包括第二存储器件，该第二存储器件包括设置在第二底部电极和第二顶部电极之间的第二数据存储结构，顶部电极通孔蚀刻停止层从存储器件的侧壁连续地延伸至第二存储器件的侧壁。在一些实施例中，集成芯片还包括上部互连结构，该上部互连结构设置在顶部电极上，上部互连结构从顶部电极上方延伸至沿着顶部电极通孔蚀刻停止层的侧面。在一些实施例中，沿着顶部电极通孔蚀刻停止层的底部延伸的水平线也延伸穿过下部绝缘结构的侧壁，该水平线平行于底部电极的底面。在一些实施例中，底部电极包括具有第一宽度的底面和具有大于第一宽度的第二宽度的顶面；并且侧壁间隔件包括沿着位于顶面和底面之间的水平线布置的底面。
本申请的实施例提供了一种集成芯片，包括：介电结构，设置在衬底上方；多层下部互连层，设置在介电结构内；存储器件，包括设置在底部电极和顶部电极之间的数据存储结构，其中，底部电极电连接至多层下部互连层；以及侧壁间隔件，从数据存储结构的最外侧壁连续地延伸至底部电极的最外侧壁下方。在一些实施例中，数据存储结构包括磁隧道结。
在其他实施例中，本发明涉及一种集成芯片。集成芯片包括：下部层间介电(ILD)层，设置在衬底上方；下部互连层，设置在下部ILD层内；下部绝缘结构，设置在下部ILD层上方；磁隧道结(MTJ)器件，包括设置在底部电极和顶部电极之间的MTJ，底部电极布置在下部互连层上并且延伸穿过下部绝缘结构；以及顶部电极通孔蚀刻停止层，从顶部电极的最外侧壁连续地延伸至底部电极的最外侧壁下方。在一些实施例中，集成芯片还包括侧壁间隔件，该侧壁间隔件完全覆盖底部电极的最外侧壁和MTJ的最外侧壁。在一些实施例中，侧壁间隔件接触MTJ的最外侧壁、底部电极的最外侧壁、以及下部绝缘结构的侧壁。在一些实施例中，顶部电极通孔蚀刻停止层包括从水平延伸的部分的顶面向外突出的垂直延伸的部分，该垂直延伸的部分沿着侧壁间隔件的侧壁延伸至与顶部电极的顶面平行并且沿着顶部电极的顶面设置的水平线。在一些实施例中，集成芯片还包括中间ILD层，该中间ILD层横向地围绕MTJ器件，顶部电极通孔蚀刻停止层包括背向衬底并且与中间ILD层的下表面接触的上表面。在一些实施例中，集成芯片还包括中间ILD层，该中间ILD层横向地围绕MTJ器件，并且通过顶部电极通孔蚀刻停止层与MTJ器件横向地分隔开，顶电极通孔蚀刻停止层从中间ILD层正下方连续地延伸至与顶部电极的顶面平行并且沿着顶部电极的顶面设置的水平线。
在其他实施例中，本发明涉及一种形成集成芯片的方法。该方法包括：在衬底上方的下部层间介电(ILD)层内形成下部互连层；在下部互连层上方形成一个或者多个底部电极层；在一个或者多个底部电极层上方形成磁隧道结(MTJ)堆叠件；在MTJ堆叠件上方形成一个或者多个顶部电极层；实施一个或者多个蚀刻工艺，以选择性地图案化一个或者多个顶部电极层、MTJ堆叠件、以及一个或者多个底部电极层，并且限定顶部电极结构、MTJ、以及底部电极；以及在完成一个或者多个刻蚀工艺之后，沿着MTJ和底部电极的最外侧壁形成侧壁间隔件。在一些实施例中，该方法还包括：在下部ILD层上方形成下部绝缘结构；蚀刻下部绝缘结构以形成下部绝缘结构的第一侧壁，该第一侧壁限定暴露下部互连层的开口；在开口内和下部绝缘结构上方形成一个或者多个底部电极层；在完成一个或者多个蚀刻工艺之后，沿着下部绝缘结构的第二侧壁形成侧壁间隔件。在一些实施例中，该方法还包括：在侧壁间隔件的垂直延伸的表面上和下部绝缘结构的水平延伸的表面上形成顶部电极通孔蚀刻停止层；在顶部电极通孔蚀刻停止层上方形成上部ILD层；以及实施平坦化工艺，以去除上部ILD层、顶部电极通孔蚀刻停止层、以及顶部电极结构的一部分。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (20)

1.一种集成芯片，包括：
介电结构，设置在衬底上方；
多层下部互连层，设置在所述介电结构内；
存储器件，包括设置在底部电极和顶部电极之间的数据存储结构，其中，所述底部电极电连接至所述多层下部互连层；
侧壁间隔件，从所述数据存储结构的最外侧壁连续地延伸至所述底部电极的最外侧壁下方，其中，所述侧壁间隔件从所述数据存储结构的所述最外侧壁连续地延伸至所述顶部电极的最外侧壁；以及
顶部电极通孔蚀刻停止层，沿着所述侧壁间隔件的外侧壁布置。
2.根据权利要求1所述的集成芯片，还包括位于所述顶部电极上并且接触所述顶部电极的上部互连结构，其中，所述顶部电极通孔蚀刻停止层将所述上部互连结构与所述顶部电极的侧壁横向分隔开。
3.根据权利要求1所述的集成芯片，其中，所述侧壁间隔件包括与所述数据存储结构的所述最外侧壁和所述底部电极的所述最外侧壁接触的内侧壁。
4.根据权利要求3所述的集成芯片，其中，所述介电结构包括：
多层下部层间介电层，设置在所述衬底上方并且围绕所述多层下部互连层；
蚀刻停止层，设置在所述多层下部层间介电层上方；以及
下部绝缘结构，设置在所述蚀刻停止层上方，其中，所述底部电极从所述下部绝缘结构上方延伸至所述多层下部互连层的一者。
5.根据权利要求4所述的集成芯片，其中，所述下部绝缘结构在所述底部电极正下方的厚度大于在所述底部电极的横向外侧的厚度。
6.根据权利要求4所述的集成芯片，其中，所述侧壁间隔件的所述内侧壁还接触所述下部绝缘结构的侧壁。
7.根据权利要求4所述的集成芯片，其中，所述顶部电极通孔蚀刻停止层从所述侧壁间隔件的侧壁连续地延伸至所述顶部电极的最外侧壁。
8.根据权利要求7所述的集成芯片，还包括：
第二存储器件，包括设置在第二底部电极和第二顶部电极之间的第二数据存储结构，其中，所述顶部电极通孔蚀刻停止层从所述存储器件的侧壁连续地延伸至所述第二存储器件的侧壁。
9.根据权利要求7所述的集成芯片，其中，沿着所述顶部电极通孔蚀刻停止层的底部延伸的水平线也延伸穿过所述下部绝缘结构的侧壁，所述水平线平行于所述底部电极的底面。
10.根据权利要求1所述的集成芯片，其中，所述数据存储结构包括磁隧道结。
11.根据权利要求1所述的集成芯片，
其中，所述底部电极包括具有第一宽度的底面和具有大于所述第一宽度的第二宽度的顶面；并且
其中，所述侧壁间隔件包括沿着位于所述顶面和所述底面之间的水平线布置的底面。
12.一种集成芯片，包括：
下部层间介电层，设置在衬底上方；
下部互连层，设置在所述下部层间介电层内；
下部绝缘结构，设置在所述下部层间介电层上方；
磁隧道结器件，包括设置在底部电极和顶部电极之间的磁隧道结，其中，所述底部电极布置在所述下部互连层上并且延伸穿过所述下部绝缘结构；以及
侧壁间隔件，完全覆盖所述底部电极的最外侧壁和所述磁隧道结的最外侧壁，并且从所述磁隧道结的最外侧壁连续地延伸至所述顶部电极的最外侧壁，
顶部电极通孔蚀刻停止层，沿着所述侧壁间隔件的外侧壁布置，从所述顶部电极的最外侧壁沿着所述侧壁间隔件连续地延伸至所述底部电极的最外侧壁下方。
13.根据权利要求12所述的集成芯片，其中，所述顶部电极通孔蚀刻停止层具有在10埃和100埃之间的范围内的厚度。
14.根据权利要求13所述的集成芯片，其中，所述侧壁间隔件接触所述磁隧道结的所述最外侧壁、所述底部电极的所述最外侧壁、以及所述下部绝缘结构的侧壁。
15.根据权利要求13所述的集成芯片，其中，所述顶部电极通孔蚀刻停止层包括从水平延伸的部分的顶面向外突出的垂直延伸的部分，其中，所述垂直延伸的部分沿着所述侧壁间隔件的侧壁延伸至与所述顶部电极的顶面平行并且沿着所述顶部电极的顶面设置的水平线。
16.根据权利要求12所述的集成芯片，还包括：
中间层间介电层，横向地围绕所述磁隧道结器件，其中，所述顶部电极通孔蚀刻停止层包括背向所述衬底并且与所述中间层间介电层的下表面接触的上表面。
17.根据权利要求12所述的集成芯片，还包括：
中间层间介电层，横向地围绕所述磁隧道结器件，并且通过所述顶部电极通孔蚀刻停止层与所述磁隧道结器件横向地分隔开，其中，所述顶部电极通孔蚀刻停止层从所述中间层间介电层正下方连续地延伸至与所述顶部电极的顶面平行并且沿着所述顶部电极的顶面设置的水平线。
18.一种形成集成芯片的方法，包括：
在衬底上方的下部层间介电层内形成下部互连层；
在所述下部互连层上方形成一个或者多个底部电极层；
在所述一个或者多个底部电极层上方形成磁隧道结堆叠件；
在所述磁隧道结堆叠件上方形成一个或者多个顶部电极层；
实施一个或者多个蚀刻工艺，以选择性地图案化所述一个或者多个顶部电极层、所述磁隧道结堆叠件、以及所述一个或者多个底部电极层，并且限定顶部电极结构、磁隧道结、以及底部电极；以及
在完成所述一个或者多个刻蚀工艺之后，沿着所述磁隧道结和所述底部电极的最外侧壁形成侧壁间隔件，
在所述侧壁间隔件上形成顶部电极通孔蚀刻停止层，其中，所述顶部电极通孔蚀刻停止层在限定所述底部电极之后形成。
19.根据权利要求18所述的方法，还包括：
在所述下部层间介电层上方形成下部绝缘结构；
蚀刻所述下部绝缘结构以形成所述下部绝缘结构的第一侧壁，该第一侧壁限定暴露所述下部互连层的开口；
在所述开口内和所述下部绝缘结构上方形成所述一个或者多个底部电极层；以及
在完成所述一个或者多个蚀刻工艺之后，沿着所述下部绝缘结构的第二侧壁形成所述侧壁间隔件。
20.根据权利要求19所述的方法，还包括：
在所述侧壁间隔件的垂直延伸的表面上和所述下部绝缘结构的水平延伸的表面上形成所述顶部电极通孔蚀刻停止层；
在所述顶部电极通孔蚀刻停止层上方形成上部层间介电层；以及
实施平坦化工艺，以去除所述上部层间介电层、所述顶部电极通孔蚀刻停止层、以及所述顶部电极结构的一部分。
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