DE102019127070A1

DE102019127070A1 - Verfahren zum bilden einer speicherzelle

Info

Publication number: DE102019127070A1
Application number: DE102019127070.7A
Authority: DE
Inventors: Yuan-Tai Tseng; Chung-Chiang Min; Shih-Chang Liu
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2019-09-23
Filing date: 2019-10-09
Publication date: 2021-03-25
Also published as: TW202118099A; TWI744734B; US11665911B2; KR102365318B1; CN112542542B; US20210359003A1; US20220302209A1; US20210091139A1; CN112542542A; KR20210035697A; US11088202B2

Abstract

Die vorliegende Offenbarung betrifft in einigen Ausführungsformen einen integrierten Chip. Der integrierte Chip enthält mehrere untere Interconnect-Schichten, die innerhalb einer dielektrischen Struktur über einem Substrat angeordnet sind. Der integrierte Chip enthält des Weiteren eine Speichervorrichtung, die eine Datenspeicherstruktur aufweist, die zwischen einer unteren Elektrode und einer oberen Elektrode angeordnet ist. Die untere Elektrode ist elektrisch mit den mehreren unteren Interconnect-Schichten gekoppelt. Ein Seitenwandabstandshalter erstreckt sich kontinuierlich von einer äußersten Seitenwand der Datenspeicherstruktur bis unter eine äußerste Seitenwand der unteren Elektrode.

Description

HINTERGRUND
Viele moderne elektronische Geräte enthalten einen elektronischen Speicher, der zum Speichern von Daten konfiguriert ist. Der elektronische Speicher kann ein flüchtiger Speicher oder ein nicht-flüchtiger Speicher sein. Flüchtiger Speicher speichert Daten, wenn er mit Strom versorgt wird, während nicht-flüchtiger Speicher in der Lage ist, Daten zu speichern, wenn die Stromversorgung unterbrochen wird. Magneto-Resistive Random-Access (MRAM)-Speicher ist ein vielversprechender Kandidat für eine Technologie für nicht-flüchtigen Speicher der nächsten Generation. MRAM-Vorrichtungen verwenden magnetische Tunnelübergänge (Magnetic Tunnel Junctions, MTJs), um Daten in einer solchen Weise zu speichern, dass ein schneller Datenzugriff und ein geringer Stromverbrauch möglich sind.
Figurenliste
Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Strukturelemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.

1 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips, der eine offenbarte Speichervorrichtung aufweist, die durch einen Prozess gebildet wird, der eine untere Elektrode vor dem Bilden von Seitenwandabstandshaltern strukturiert.
2 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips, der eine offenbarte Speichervorrichtung aufweist.
3 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips, der eine offenbarte Speichervorrichtung aufweist.
4 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips, der eine offenbarte Speichervorrichtung aufweist.
5-21 veranschaulichen Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Bilden mehrerer MTJ-Vorrichtungen, das untere Elektroden der MTJ-Vorrichtungen definiert, bevor Seitenwandabstandshalter entlang von Seiten der MTJ-Vorrichtungen gebildet werden.
22 veranschaulicht ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 2200 zum Bilden mehrerer MTJ-Vorrichtungen, das untere Elektroden der MTJ-Vorrichtungen definiert, bevor Seitenwandabstandshalter entlang von Seiten der MTJ-Vorrichtungen gebildet werden.

DETAILLIERTE BESCHREIBUNG
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und die zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und den zweiten Strukturelementen ausgebildet sein können, so dass die ersten und die zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
Magnetic Tunnel Junction (MTJ)-Vorrichtungen umfassen einen MTJ, der vertikal zwischen unteren und oberen leitfähigen Elektroden angeordnet ist. Der MTJ umfasst eine gepinnte Schicht, die durch eine Tunnelsperrschicht von einer freien Schicht getrennt ist. Die magnetische Orientierung der gepinnten Schicht ist statisch (das heißt fest), während die magnetische Orientierung der freien Schicht in der Lage ist, zwischen einer parallelen Konfiguration und einer antiparallelen Konfiguration in Bezug auf die der gepinnten Schicht zu wechseln. Die parallele Konfiguration bildet einen niedrig-ohmigen Zustand, der Daten digital als einen ersten Datenzustand (zum Beispiel eine logische „1“) speichert. Die antiparallele Konfiguration bildet einen hoch-ohmigen Zustand, der Daten digital als einen zweiten Datenzustand (zum Beispiel eine logische „0“) speichert.
In der Regel werden MTJ-Vorrichtungen gebildet, indem ein MTJ-Stapel über einer unteren Elektrodenschicht aufgebracht wird und anschließend eine obere Elektrodenschicht über dem MTJ-Stapel aufgebracht wird. Die obere Elektrodenschicht und der MTJ-Stapel werden dann gemäß einem ersten Strukturierungsprozess strukturiert, um obere Elektroden und mehrere MTJs über der unteren Elektrodenschicht zu definieren. Mehrere Seitenwandabstandshalter und eine Ätzstoppschicht werden entlang Seitenwänden der mehreren MTJs ausgebildet. Die eine oder die mehreren unteren Elektrodenschichten werden anschließend gemäß den Seitenwandabstandshaltern strukturiert, um untere Elektroden unter den mehreren MTJs zu definieren. Dann werden Obere-Elektroden-Durchkontaktierungen über den oberen Elektroden gebildet. Die Ätzstoppschicht verhindert, dass die Obere-Elektroden-Durchkontaktierungen die mehreren MTJs beschädigen.
Es wurde erkannt, dass mit abnehmender Größe der MTJ-Vorrichtungen auch die Größe zwischen benachbarten MTJ-Vorrichtungen abgenommen hat. Mit abnehmender Größe zwischen benachbarten MTJ-Vorrichtungen ist eine Distanz zwischen den Seitenwandabstandshaltern benachbarter MTJ-Vorrichtungen kleiner geworden (zum Beispiel zwischen ungefähr 1 nm und 50 nm), wodurch es für den zweiten Ätzprozess immer schwieriger wird, die untere Elektrodenschicht zu strukturieren. Das Ausdünnen der Seitenwandabstandshalter kann die Fähigkeit des zweiten Ätzprozesses verbessern, die untere Elektrodenschicht zu strukturieren. Das Ausdünnen der Seitenwanddistanzhalter kann jedoch dazu führen, dass die Ätzstoppschicht während des zweiten Ätzprozesses freigelegt und geätzt wird. Das Ätzen der Ätzstoppschicht kann zu MTJ-Schäden während der Bildung einer Obere-Elektroden-Durchkontaktierung und/oder einer erneuten Abscheidung des Ätzstoppmaterials (zum Beispiel Aluminiumoxid) führen, was zu Leckströmen zwischen den unteren Elektroden benachbarter MTJ-Vorrichtungen führen kann.
Die vorliegende Offenbarung betrifft in einigen Ausführungsformen ein Verfahren zum Bilden einer MTJ-Vorrichtung, das den zweiten Strukturierungsprozess eliminiert, der zum Definieren unterer Elektroden verwendet wird. Stattdessen verwendet die vorliegende Offenbarung einen einzigen Ätzprozess, um eine obere Elektrode, einen MTJ und eine untere Elektrode zu definieren. Anschließend wird entlang von Seitenwänden der oberen Elektrode, des MTJ und der unteren Elektrode ein Seitenwandabstandshalter gebildet, gefolgt von der Bildung einer Ätzstoppschicht über dem Seitenwandabstandshalter. Durch die Verwendung eines einzigen Strukturierungsprozesses zum Definieren der oberen Elektroden, der MTJs und der unteren Elektroden wird eine Größe eines Spaltes, der einen Ätzbereich einer unteren Elektrodenschicht definiert, vergrößert. Darüber hinaus verhindert das Bilden der Ätzstoppschicht nach dem Definieren der unteren Elektrode ein erneutes Abscheiden der Ätzstoppschicht und reduziert so einen Leckstrom zwischen benachbarten MTJ-Vorrichtungen.
1 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips 100, der eine offenbarte Speichervorrichtung aufweist, die durch einen Prozess gebildet wird, der eine untere Elektrode vor dem Bilden von Seitenwandabstandshaltern strukturiert.
Der integrierte Chip 100 umfasst eine Zugangsvorrichtung 104, die über einem Substrat 102 angeordnet ist. Eine dielektrische Struktur 106 wird ebenfalls über dem Substrat 102 angeordnet und umgibt die Zugangsvorrichtung 104. Die dielektrische Struktur 106 umfasst eine untere dielektrische Struktur 106a, die mehrere untere Interconnect-Schichten 108 umgibt, die elektrisch mit der Zugangsvorrichtung 104 gekoppelt sind. In einigen Ausführungsformen kann die Zugangsvorrichtung 104 eine Transistorvorrichtung umfassen (zum Beispiel einen MOSFET, einen Bipolartransistor (BJT), einen Transistor mit hoher Elektronenmobilität (HEMT) oder dergleichen). In einigen Ausführungsformen umfassen die mehreren unteren Interconnect-Schichten 108 Schichten von leitfähigen Kontakten 110, Interconnect-Drähten 112 und Interconnect-Durchkontaktierungen 114.
Mehrere Speichervorrichtungen 115a-11₅b werden innerhalb der dielektrischen Struktur 106 über den mehreren unteren Interconnect-Schichten 108 angeordnet. Die mehreren Speichervorrichtungen 115a-11₅b umfassen eine Datenspeicherstruktur 118, die zwischen einer unteren Elektrode 116 und einer oberen Elektrode 120 angeordnet ist. Die Datenspeicherstruktur 118 ist dafür konfiguriert, einen Datenzustand zu speichern (der zum Beispiel einer logischen „0“ oder einer logischen „1“ entspricht). In verschiedenen Ausführungsformen kann die Datenspeicherstruktur 118 einen magnetischen Tunnelübergang, ein dielektrisches Material mit hohem k-Wert oder dergleichen umfassen.
Ein oder mehrere Seitenwandabstandshalter 122 werden entlang von Seitenwänden der mehreren Speichervorrichtungen 115a-11₅b angeordnet. Die Seitenwandabstandshalter 122 erstrecken sich kontinuierlich entlang der äußersten Seitenwände 120s der oberen Elektrode 120, der äußersten Seitenwände 118s der Datenspeicherstruktur 118 und der äußersten Seitenwände 116s der unteren Elektrode 116 bis unterhalb der äußersten Seitenwände 116s der unteren Elektrode 116. So können sich beispielsweise in einigen Ausführungsformen die Seitenwandabstandshalter 122 um eine Distanz d₁ unter einem Boden der äußersten Seitenwände 116s der unteren Elektrode 116 erstrecken. In einigen Ausführungsformen können sich die Seitenwandabstandshalter 122 entlang einer Seitenwand 106s der unteren dielektrischen Struktur 106a erstrecken, die unter einer Unterseite 116L der unteren Elektrode 116 liegt. Die Seitenwandabstandshalter 122 haben innere Seitenwände, welche die äußersten Seitenwände 116s der unteren Elektrode 116 vollständig bedecken. In einigen Ausführungsformen können die inneren Seitenwände der Seitenwandabstandshalter 122 die äußersten Seitenwände 120s der oberen Elektrode 120, die äußersten Seitenwände 118s der Datenspeicherstruktur 118 und die äußersten Seitenwände 116s der unteren Elektrode 116 direkt berühren. In einigen zusätzlichen Ausführungsformen können die inneren Seitenwände der Seitenwandscheiben 122 des Weiteren die Seitenwände 106s der unteren dielektrischen Struktur 106a berühren.
Eine Obere-Elektroden-Durchkontaktierungs (Top Electrode Via, TEVA)-Ätzstoppschicht 124 ist entlang äußerer Seitenwände des Seitenwandabstandshalters 122 angeordnet, und eine obere dielektrische Struktur 106b ist auf der TEVA-Ätzstoppschicht 124 angeordnet. In einigen Ausführungsformen kann sich die TEVA-Ätzstoppschicht 124 kontinuierlich von einer Seitenwand einer ersten Speichervorrichtung 115a der mehreren Speichervorrichtungen 115a-11₅b zu einer Seitenwand einer zweiten Speichervorrichtung 115b der mehreren Speichervorrichtungen 115a-11₅b erstrecken. In solchen Ausführungsformen weist die TEVA-Ätzstoppschicht 124 ein sich vertikal erstreckendes Segment und ein sich horizontal erstreckendes Segment auf. Das sich vertikal erstreckende Segment ist entlang einer Seitenwand der Seitenwandabstandshalter 122 angeordnet und steht von einer Oberseite des sich horizontal erstreckenden Segments nach außen zu einer horizontalen Linie vor, die parallel zu einer Oberseite der oberen Elektrode 120 verläuft und entlang dieser angeordnet ist.
Die Seitenwandabstandshalter 122 bedecken die äußersten Seitenwände 116s der unteren Elektrode 116 vollständig, weil die Seitenwandabstandshalter 122 nach Durchführung eines oder mehrerer Strukturierungsprozesse, welche die untere Elektrode 116 definieren, gebildet werden. Durch die Bildung der Seitenwandabstandshalter 122 nach dem einen oder den mehreren Strukturierungsprozessen lässt sich die untere Elektrode 116 mit einem kleinen Mittenabstand strukturieren (das heißt mit wenig Raum zwischen benachbarten Speichervorrichtungen 115a-115b). Weil die TEVA-Ätzstoppschicht 124 über den Seitenwandabstandshaltern 122 angeordnet ist, wird sie auch keinem Ätzprozess unterzogen, wodurch eine erneute Abscheidung von Material aus der TEVA-Ätzstoppschicht 124 vermieden wird, was zu einem Leckstrom zwischen benachbarten der mehreren Speichervorrichtungen 115a-11₅b führen könnte.
2 veranschaulicht eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 200, der eine offenbarte Speichervorrichtung aufweist.
Der integrierte Chip 200 umfasst eine dielektrische Struktur 106, die auf einem Substrat 102 angeordnet ist. Die dielektrische Struktur 106 umfasst mehrere gestapelte Zwischenschichtdielektrikum (Inter-Level Dielectric, ILD)-Schichten 107a-107d. In einigen Ausführungsformen können die mehreren gestapelten ILD-Schichten 107a-107d eines oder mehrere von Siliziumdioxid, dotiertem Siliziumdioxid (zum Beispiel kohlenstoffdotiertem Siliziumdioxid), Siliziumoxynitrid, Borsilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphosilikatglas (BPSG), fluoriertem Silikatglas (FSG) oder dergleichen umfassen.
Mehrere untere Interconnect-Schichten 108 sind innerhalb mehrerer unterer ILD-Schichten 107a-107b der dielektrischen Struktur 106 angeordnet. In einigen Ausführungsformen umfassen die mehreren unteren Interconnect-Schichten 108 leitfähige Kontakte 110 und Interconnect-Drähte 112, die jeweils von einer der mehreren unteren ILD-Schichten 107a-107b umgeben sind. In einigen zusätzlichen Ausführungsformen (nicht gezeigt) können die mehreren unteren Interconnect-Schichten 108 weiterhin leitfähige Durchkontaktierungen umfassen. In einigen Ausführungsformen können die Interconnect-Drähte 112 und/oder leitfähigen Durchkontaktierungen eine Diffusionssperrschicht (zum Beispiel Tantal, Titannitrid oder dergleichen) umfassen, die einen Metallkern (zum Beispiel Kupfer, Wolfram, Aluminium oder dergleichen) umgibt.
Eine untere Isolierstruktur 202, die ein oder mehrere dielektrische Materialien umfasst, ist über den mehreren unteren ILD-Schichten 107a-107b angeordnet. In verschiedenen Ausführungsformen kann die untere Isolierstruktur 202 ein Oxid (zum Beispiel Siliziumoxid, siliziumreiches Oxid usw.), ein Nitrid (zum Beispiel Siliziumnitrid, Siliziumoxynitrid usw.), ein Carbid (zum Beispiel Siliziumcarbid, Siliziumoxycarbid usw.), Tetraethylorthosilikat (TEOS) und/oder dergleichen umfassen. Zum Beispiel kann in einigen Ausführungsformen die untere Isolierstruktur 202 eine Schicht aus Siliziumoxid umfassen, während in anderen Ausführungsformen die untere Isolierstruktur 202 eine Schicht aus siliziumreichem Oxid umfassen kann, die zwischen Schichten aus Siliziumcarbid angeordnet ist.
Mehrere MTJ-Vorrichtungen 204a-204b sind innerhalb der dielektrischen Struktur 106 über der unteren Isolierstruktur 202 angeordnet. Die mehreren MTJ-Vorrichtungen 204a-204b enthalten eine untere Elektrode 116, die von einer oberen Elektrode 120 durch einen magnetischen Tunnelübergang (MTJ) 206 getrennt ist. Die untere Elektrode 116 erstreckt sich von oberhalb der unteren Isolierstruktur 202 zu den mehreren unteren Interconnect-Strukturen 108 unter der unteren Isolierstruktur 202. In einigen Ausführungsformen kann die untere Elektrode 116 eine Auskleidung (zum Beispiel eine Leimschicht und/oder eine Diffusionssperrschicht) und ein darüber liegendes leitfähiges Material umfassen. In einigen Ausführungsformen kann die Auskleidung Tantalnitrid, Titannitrid oder dergleichen umfassen. In einigen Ausführungsformen kann das leitfähige Material Titan, Tantal oder dergleichen umfassen. In einigen Ausführungsformen kann die obere Elektrode 120 eines oder mehrere von Titan, Tantal, Wolfram, Tantalnitrid, Titannitrid oder dergleichen umfassen.
In einigen Ausführungsformen kann der MTJ 206 eine gepinnte Schicht 208 umfassen, die durch eine dielektrische Tunnelsperre 210 von einer freien Schicht 212 getrennt ist. Die gepinnte Schicht 208 weist eine fixierte Magnetisierung auf, während die freie Schicht 212 eine Magnetisierung aufweist, die während des Betriebs (durch den Tunnelmagnetwiderstands (Tunnel Magnetoresistance, TMR)-Effekt) entweder zu parallel (das heißt ein Zustand „P“) oder zu antiparallel (das heißt ein Zustand „AP“) in Bezug auf die Magnetisierung der gepinnten Schicht 208 geändert werden kann. Eine Beziehung zwischen den Magnetisierungen der gepinnten Schicht 208 und der freien Schicht 212 definiert einen ohmschen Zustand des MTJ 206 und ermöglicht es dem MTJ 206 dadurch, einen Datenzustand zu speichern.
In einigen Ausführungsformen kann die gepinnte Schicht 208 Cobalt, Eisen, Bor, Nickel, Ruthenium, Iridium, Platin oder dergleichen umfassen. In einigen Ausführungsformen kann die dielektrische Tunnelsperre 210 Magnesiumoxid, Aluminiumoxid, Nickeloxid, Gadoliniumoxid, Tantaloxid, Molybdänoxid, Titanoxid, Wolframoxid oder dergleichen umfassen. In einigen Ausführungsformen kann die freie Schicht 212 Cobalt, Eisen, Bor, Eisen-Cobalt, Nickel-Cobalt, Cobalt-Eisenborid, Eisenborid, Eisen-Platin, Eisen-Palladium oder dergleichen umfassen.
Ein oder mehrere Seitenwandabstandshalter 122 und eine Obere-Elektroden-Durchkontaktierungs (Top Electrode Via, TEVA)-Ätzstoppschicht 124 erstrecken sich entlang von Seitenwänden der mehreren MTJ-Vorrichtungen 204a-204b. In verschiedenen Ausführungsformen können die Seitenwandabstandshalter 122 Siliziumnitrid, ein Siliziumdioxid (SiO₂), ein Nitrid (zum Beispiel Siliziumoxynitrid, Siliziumnitrid usw.), ein Carbid (zum Beispiel Siliziumcarbid usw.) oder dergleichen umfassen. In verschiedenen Ausführungsformen kann die TEVA-Ätzstoppschicht 124 eines oder mehrere von Siliziumnitrid (zum Beispiel Si₃N₄), einem Metalloxid (zum Beispiel Aluminiumoxid, Hafniumoxid usw.) oder dergleichen umfassen. Eine ILD-Zwischenschicht 107c ist über der TEVA-Ätzstoppschicht 124 angeordnet. In einigen Ausführungsformen ist eine Oberseite der ILD-Zwischenschicht 107c im Wesentlichen koplanar (zum Beispiel koplanar innerhalb einer Toleranz eines chemisch-mechanischen Planarisierungs (CMP)-Prozesses) mit Oberseiten der TEVA-Ätzstoppschicht 124 und/oder der oberen Elektrode 120.
Eine obere Interconnect-Struktur 126 ist innerhalb einer oberen ILD-Struktur 107d über der ILD-Zwischenschicht 107c angeordnet. Die obere Interconnect-Struktur 126 berührt die obere Elektrode 120. In einigen Ausführungsformen kann sich die obere Interconnect-Struktur 126 vertikal unter einer Oberseite der ILD-Zwischenschicht 107c erstrecken. In einigen solcher Ausführungsformen kann die TEVA-Ätzstoppschicht 124 die obere Interconnect-Struktur 126 seitlich von Seitenwänden der oberen Elektrode 120 trennen.
3 veranschaulicht eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 300, der eine offenbarte Speichervorrichtung aufweist.
Der integrierte Chip 300 umfasst eine oder mehrere Zugangsvorrichtungen 104, die innerhalb eines Substrats 102 angeordnet sind. In einigen Ausführungsformen sind die eine oder die mehreren Zugangsvorrichtungen 104 seitlich durch eine innerhalb des Substrats 102 angeordnete Isolierstruktur 302 getrennt. In einigen Ausführungsformen kann die Isolierstruktur 302 eine Flachgrabenisolations (Shallow Trench Isolation, STI)-Struktur umfassen, die ein oder mehrere dielektrische Materialien umfasst, die innerhalb eines Grabens angeordnet sind, der durch Seitenwände des Substrats 102 definiert wird.
Eine dielektrische Struktur 106 ist über dem Substrat 102 angeordnet. Die dielektrische Struktur 106 umfasst mehrere untere ILD-Schichten 107a-107b, die mehrere untere Interconnect-Schichten 108 umgeben. In einigen Ausführungsformen können die mehreren unteren ILD-Schichten 107a-107b eine erste ILD-Schicht 107a umfassen, die von einer zweiten ILD-Schicht 107b mittels einer ersten Ätzstoppschicht 304a getrennt ist. Eine zweite Ätzstoppschicht 304b ist über den mehreren unteren ILD-Schichten 107a-107b angeordnet. In einigen Ausführungsformen können die erste Ätzstoppschicht 304a und/oder die zweite Ätzstoppschicht 304b ein Carbid, ein Nitrid oder dergleichen umfassen. Eine untere Isolierstruktur 202 ist über der zweiten Ätzstoppschicht 304b angeordnet. Die untere Isolierstruktur 202 umfasst erste Seitenwände, die direkt über einer der mehreren unteren Interconnect-Schichten 108 liegen. Die ersten Seitenwände erstrecken sich zwischen einer untersten Fläche der unteren Isolierstruktur 202 und einer obersten Fläche der unteren Isolierstruktur 202. Die untere Isolierstruktur 202 umfasst des Weiteren zweite Seitenwände, die sich zwischen der obersten Fläche der unteren Isolierstruktur 202 und einer oberen Fläche der unteren Isolierstruktur 202 erstrecken.
Eine untere Elektrode 116 ist innerhalb der Öffnung und über der obersten Fläche der unteren Isolierstruktur 202 angeordnet. Die untere Elektrode 116 umfasst eine Oberseite mit einer ersten Breite und eine Unterseite mit einer zweiten Breite, die kleiner als die erste Breite ist. Die Oberseite erstreckt sich zwischen den äußersten Seitenwänden 116s der unteren Elektrode 116s. Die untere Elektrode 116 erstreckt sich durch die untere Isolierstruktur 202 und die zweite Ätzstoppschicht 304b zu einer der mehreren unteren Interconnect-Schichten 108. In einigen Ausführungsformen kann die untere Isolierstruktur 202 eine größere Dicke direkt unter der unteren Elektrode 116 aufweisen als seitlich außerhalb der unteren Elektrode 116.
Ein MTJ 206 ist über der Oberseite der unteren Elektrode 116 angeordnet, und eine obere Elektrode 120 ist über dem MTJ 206 angeordnet. In einigen Ausführungsformen kann der MTJ 206 direkt mit der Oberseite der unteren Elektrode 116 in Kontakt stehen. In einigen Ausführungsformen kann die Oberseite der unteren Elektrode 116 eine Breite aufweisen, die im Wesentlichen gleich einer Breite einer Unterseite des MTJ 206 ist. In einigen Ausführungsformen können die untere Elektrode 116, der MTJ 206 und die obere Elektrode 120 äußerste Seitenwände aufweisen, die in einem ersten Winkel α in Bezug auf eine horizontale Linie orientiert sind, die sich entlang der Oberseite der unteren Elektrode 116 erstreckt. In einigen Ausführungsformen kann der erste Winkel α ein spitzer Winkel sein. Zum Beispiel kann in einigen Ausführungsformen der erste Winkel α in einem Bereich zwischen 80° und 90° liegen.
Ein oder mehrere Seitenwandabstandshalter 122 erstrecken sich entlang äußerster Seitenwände der oberen Elektrode 120, des MTJ 206 und der unteren Elektrode 116. In einigen Ausführungsformen können sich die Seitenwandabstandshalter 122 weiter entlang der zweiten Seitenwände der unteren Isolierstruktur 202 erstrecken. In einigen Ausführungsformen können die Seitenwandabstandshalter 122 eine oberste Fläche aufweisen, die unter einer obersten Fläche der oberen Elektrode 120 ausgespart ist. In einigen Ausführungsformen können die Seitenwandabstandshalter 122 jeweils eine im Wesentlichen konstante Breite zwischen einer untersten Fläche der Seitenwandabstandshalter 122 und einer obersten Fläche der Seitenwandabstandshalter 122 aufweisen. In einigen Ausführungsformen können die Seitenwandabstandshalter 122 eine Breite im Bereich zwischen ungefähr 4 Nanometer und ungefähr 20 Nanometer aufweisen.
Eine Obere-Elektroden-Durchkontaktierungs (Top Electrode Via, TEVA)-Ätzstoppschicht 124 ist über dem Seitenwandabstandshalter 122 und der unteren Isolierstruktur 202 angeordnet. Die TEVA-Ätzstoppschicht 124 erstreckt sich vertikal von über einer Oberseite der Seitenwandabstandshalter 122 bis unter die oberste Fläche der unteren Isolierstruktur 202. In einigen Ausführungsformen ist eine unterste Fläche der TEVA-Ätzstoppschicht 124 entlang einer horizontalen Ebene angeordnet, die sich durch die ersten Seitenwände der unteren Isolierstruktur 202 erstreckt. In einigen Ausführungsformen berührt die TEVA-Ätzstoppschicht 124 direkt eine obere Fläche der unteren Isolierstruktur 202 an einer Position, die sich zwischen Seitenwänden der Seitenwandabstandshalter 122 befindet. In einigen Ausführungsformen kann sich die TEVA-Ätzstoppschicht 124 bis zu einer Position erstrecken, die unterhalb des Bodens der Seitenwandabstandshalter 122 liegt. Zum Beispiel kann sich in einigen Ausführungsformen die TEVA-Ätzstoppschicht 124 unterhalb der Unterseite der Seitenwandabstandshalter 122 um eine Distanz erstrecken, der in einem Bereich zwischen etwa o Angström und etwa 200 Ängström liegt. In einigen Ausführungsformen (nicht gezeigt) kann sich die TEVA-Ätzstoppschicht 124 durch die untere Isolierstruktur 202 erstrecken, um die zweite Ätzstoppschicht 304b zu berühren. In einigen Ausführungsformen kann die TEVA-Ätzstoppschicht 124 eine Dicke in einem Bereich zwischen etwa 10 Angström und etwa 100 Angström aufweisen.
Eine ILD-Zwischenschicht 107c ist über der TEVA-Ätzstoppschicht 124 angeordnet. In einigen Ausführungsformen erstreckt sich die ILD-Zwischenschicht 107c seitlich um eine Distanz d2 zwischen den Seitenwandabstandshaltern 122, die eine erste MTJ-Vorrichtung 204a umgeben, und den Seitenwandabstandshaltern 122, die eine zweite MTJ-Vorrichtung 204b umgeben. In einigen Ausführungsformen liegt die Distanz d₂ in einem Bereich zwischen etwa 20 Nanometern und etwa 150 Nanometern. In einigen Ausführungsformen berührt die ILD-Zwischenschicht 107c direkt Seitenwände der Seitenwandabstandshalter 122. Eine dritte Ätzstoppschicht 304c (die zum Beispiel ein Oxid, ein Nitrid, ein Carbid oder dergleichen umfasst) befindet sich über der ILD-Zwischenschicht 1070, und eine obere ILD-Struktur 107d liegt über der dritten Ätzstoppschicht 304c. Eine obere Interconnect-Struktur 126 erstreckt sich durch die obere ILD-Struktur 107d und die dritte Ätzstoppschicht 304c, um die obere Elektrode 120 zu berühren.
4 veranschaulicht eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 400, der eine offenbarte Speichervorrichtung aufweist.
Der integrierte Chip 400 umfasst ein Substrat 102, das eine eingebettete Speicherregion 402 und eine Logikregion 404 enthält. Innerhalb der eingebetteten Speicherregion 402 sind mehrere untere Interconnect-Schichten 108 innerhalb einer oder mehrerer unterer ILD-Schichten 107a-107b angeordnet. Die mehreren unteren Interconnect-Schichten 108 sind zwischen Zugangsvorrichtungen 104, die innerhalb des Substrats 102 angeordnet sind, und MTJ-Vorrichtungen 204a-204b, die über einer unteren Isolierstruktur 202 angeordnet sind, gekoppelt. Die MTJ-Vorrichtungen 204a-204b umfassen jeweils einen MTJ 206, der zwischen einer unteren Elektrode 116 und einer oberen Elektrode 120 angeordnet ist. Ein oder mehrere Seitenwandabstandshalter 122 sind entlang gegenüberliegender Seiten der oberen Elektrode 120, des MTJ 206, der unteren Elektrode 116 und der unteren Isolierstruktur 202 angeordnet. An den Seitenwandabstandshaltern 122 ist eine TEVA-Ätzstoppschicht 124 angeordnet.
Eine ILD-Zwischenschicht 107c ist über der unteren Isolierstruktur 202 angeordnet und umgibt die MTJ-Vorrichtungen 204a-204b. Eine obere Interconnect-Struktur 126 ist innerhalb einer oberen ILD-Struktur 107d über der ILD-Zwischenschicht 107c angeordnet. Die obere Interconnect-Struktur 126 kann eine Obere-Elektroden-Durchkontaktierung 406 und einen oberen Interconnect-Draht 408 umfassen, der sich seitlich an einer oder mehreren Seiten der Obere-Elektroden-Durchkontaktierung 406 vorbei erstreckt. Die Obere-Elektroden-Durchkontaktierung 406 koppelt die obere Elektrode 120 mit dem oberen Interconnect-Draht 408. Die Obere-Elektroden-Durchkontaktierung 406 ist direkt auf der oberen Elektrode 120 angeordnet. In einigen Ausführungsformen können die Obere-Elektroden-Durchkontaktierung 406 und der obere Interconnect-Draht 408 Aluminium, Kupfer, Wolfram oder dergleichen umfassen.
In einigen Ausführungsformen kann sich die Obere-Elektroden-Durchkontaktierung 406 vertikal unter eine Oberseite der ILD-Zwischenschicht 107c erstrecken. In einigen solcher Ausführungsformen kann sich die Obere-Elektroden-Durchkontaktierung 406 von oberhalb der oberen Elektrode 120 bis entlang Seiten der TEVA-Ätzstoppschicht 124 erstrecken. In solchen Ausführungsformen kann die Obere-Elektroden-Durchkontaktierung 406 seitlich von Seitenwänden der oberen Elektrode 120 mittels der TEVA-Ätzstoppschicht 124 getrennt werden.
Innerhalb der Logikregion 404 sind eine oder mehrere zusätzliche Interconnect-Schichten innerhalb der dielektrischen Struktur 106 angeordnet. Die eine oder die mehreren zusätzlichen Interconnect-Schichten umfassen einen leitfähigen Kontakt 414, einen Interconnect-Draht 416 und eine Interconnect-Durchkontaktierung 418. Die eine oder die mehreren zusätzlichen Interconnect-Schichten sind mit einer innerhalb des Substrats 102 angeordneten Logikvorrichtung 412 gekoppelt. In einigen Ausführungsformen kann die Logikvorrichtung 412 eine Transistorvorrichtung umfassen (zum Beispiel einen MOSFET, einen Bipolartransistor (BJT), einen Transistor mit hoher Elektronenmobilität (HEMT) oder dergleichen).
In einigen Ausführungsformen kann die dielektrische Struktur 106 eine ILD-Logikschicht 410 umfassen, die über der einen oder den mehreren unteren ILD-Schichten 107a-107b innerhalb der Logikregion 404 angeordnet ist. Die ILD-Logikschicht 410 kann ein anderes Material umfassen als die ILD-Zwischenschicht 107c. In einigen Ausführungsformen kann die ILD-Logikschicht 410 eine niedrigere Dielektrizitätskonstante aufweisen als die ILD-Zwischenschicht 107c. Zum Beispiel kann in einigen Ausführungsformen die ILD-Logikschicht 410 ein dielektrisches Material mit niedrigem k-Wert (das heißt ein dielektrisches Material mit einer Dielektrizitätskonstante von weniger als etwa 3,9) umfassen, während die ILD-Zwischenschicht 107c ein Oxid umfassen kann. In einigen Ausführungsformen kann die ILD-Logikschicht 410 ein kohlenstoffdotiertes Siliziumdioxid, Siliziumoxynitrid, Borsilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), ein porenhaltiges dielektrisches Material oder dergleichen umfassen.
In einigen Ausführungsformen kann die ILD-Logikschicht 410 eine Seitenwand aufweisen, die eine äußerste Seitenwand der TEVA-Ätzstoppschicht 124 und eine Seitenwand der unteren Isolierstruktur 202 berührt. In einigen solcher Ausführungsformen kann die untere Isolierstruktur 202 eine geringere Höhe innerhalb der Logikregion 404 aufweisen als innerhalb der eingebetteten Speicherregion 402.
5-21 veranschaulichen Querschnittsansichten 500-2100 einiger Ausführungsformen eines Verfahrens zum Bilden mehrerer MTJ-Vorrichtungen durch Definieren unterer Elektroden der MTJ-Vorrichtungen vor dem Bilden von Seitenwandabstandshaltern entlang Seiten der MTJ-Vorrichtungen. Obgleich die 5-21 in Bezug auf ein Verfahren beschrieben sind, versteht es sich, dass die in den 5-21 offenbarten Strukturen nicht auf ein solches Verfahren beschränkt sind, sondern vielmehr als eigenständige Strukturen unabhängig von dem Verfahren stehen können.
Wie in der Querschnittsansicht 500 von 5 gezeigt, wird ein Substrat 102 bereitgestellt. Das Substrat 102 umfasst eine eingebettete Speicherregion 402 und eine Logikregion 404. Eine Zugriffsvorrichtung 104 wird innerhalb der eingebetteten Speicherregion 402 des Substrats 102 ausgebildet, und eine Logikvorrichtung 412 wird innerhalb der Logikregion 404 des Substrats 102 ausgebildet. In verschiedenen Ausführungsformen kann das Substrat 102 jede Art von Halbleiterkörper (zum Beispiel Silizium, SiGe, SOI usw.) sein, wie beispielsweise ein Halbleiterwafer und/oder ein oder mehrere Dies auf einem Wafer, sowie jede sonstige Art von Halbleiter- und/oder Epitaxialschichten, die damit verbunden sind. In einigen Ausführungsformen können die Zugangsvorrichtung 104 und/oder die Logikvorrichtung 412 einen Transistor umfassen. In einigen solcher Ausführungsformen kann die Zugangsvorrichtung 104 durch Abscheiden eines Gate-Dielektrikum-Films und eines Gate-Elektroden-Films auf dem Substrat 102 gebildet werden. Der Gate-Dielektrikum-Film und der Gate-Elektroden-Film werden anschließend strukturiert, um ein Gate-Dielektrikum 104g und eine Gate-Elektrode 1040 zu bilden. Das Substrat 102 kann anschließend implantiert werden, um eine Source-Region 104s und eine Drain-Region 104d innerhalb des Substrats 102 auf gegenüberliegenden Seiten der Gate-Elektrode 1040 zu bilden.
Wie in der Querschnittsansicht 600 von 6 gezeigt, werden mehrere untere Interconnect-Schichten 108 innerhalb einer oder mehrerer unterer Zwischenschichtdielektrikum (ILD)-Schichten 107a-107b über dem Substrat 102 gebildet. In einigen Ausführungsformen können die eine oder die mehreren unteren ILD-Schichten 107a-107b eine erste ILD-Schicht 107a und eine zweite ILD-Schicht 107b umfassen, die durch eine erste Ätzstoppschicht 304a getrennt sind. In einigen Ausführungsformen können die mehreren unteren Interconnect-Schichten 108 einen leitfähigen Kontakt 110 und einen Interconnect-Draht 112 umfassen. In einigen zusätzlichen Ausführungsformen (nicht gezeigt) können die mehreren unteren Interconnect-Schichten 108 des Weiteren eine Interconnect-Durchkontaktierung umfassen. Die mehreren unteren Interconnect-Schichten 108 können gebildet werden, indem eine der einen oder der mehreren unteren ILD-Schichten 107a-107b über dem Substrat 102 (zum Beispiel ein Oxid, ein Dielektrikum mit niedrigem k-Wert oder ein Dielektrikum mit ultraniedrigem k-Wert) gebildet wird, die eine oder die mehreren unteren ILD-Schichten 107a-107b selektiv geätzt werden, um ein Durchkontaktierungsloch und/oder einen Graben innerhalb der ILD-Schicht zu definieren, ein leitfähiges Material (zum Beispiel, Kupfer, Aluminium usw.) innerhalb des Durchkontaktierungslochs und/oder eines Grabens ausgebildet wird, und ein Planarisierungsprozess (zum Beispiel ein chemisch-mechanischer Planarisierungsprozess) ausgeführt wird.
Wie in der Querschnittsansicht 700 von 7 gezeigt, wird über der einen oder den mehreren unteren ILD-Schichten 107a-107b eine zweite Ätzstoppschicht 304b gebildet, und auf der zweiten Ätzstoppschicht 304b wird eine untere Isolierstruktur 202 gebildet. In einigen Ausführungsformen kann die zweite Ätzstoppschicht 304b eines oder mehrere von Siliziumnitrid, Siliziumcarbid oder dergleichen umfassen. In einigen Ausführungsformen kann die untere Isolierstruktur 202 eines oder mehrere von einem Oxid, Siliziumnitrid, Siliziumcarbid, TEOS oder dergleichen umfassen. In einigen Ausführungsformen kann die untere Isolierstruktur 202 durch mehrere verschiedene Abscheidungsprozesse (zum Beispiel physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), PE-CVD, Atomschichtabscheidung (ALD), Sputtern usw.) auf eine Dicke in einem Bereich zwischen etwa 200 Ängström und etwa 300 Ängström gebildet werden.
Wie in der Querschnittsansicht 800 von 8 gezeigt, werden die zweite Ätzstoppschicht 304b und die untere Isolierstruktur 202 selektiv strukturiert, um mehrere Öffnungen 802 zu definieren, die sich durch die zweite Ätzstoppschicht 304b und die untere Isolierstruktur 202 erstrecken. Die mehreren Öffnungen 802 legen eine der mehreren unteren Interconnect-Schichten 108 (zum Beispiel den Interconnect-Draht 112) unter der unteren Isolierstruktur 202 frei. In einigen Ausführungsformen können die zweite Ätzstoppschicht 304b und die untere Isolierstruktur 202 selektiv strukturiert werden, indem die zweite Ätzstoppschicht 304b und die untere Isolierstruktur 202 einem Ätzmittel 804 gemäß einer strukturierten Maskierungsschicht 806, die auf der unteren Isolierstruktur 202 angeordnet ist, ausgesetzt werden.
Wie in der Querschnittsansicht 900 von 9 gezeigt, können eine oder mehrere untere Elektrodenschichten 902 über der unteren Isolierstruktur 202 und innerhalb der Öffnungen 802 gebildet werden. Die eine oder die mehreren unteren Elektrodenschichten 902 erstrecken sich durch die untere Isolierstruktur zu einer der mehreren unteren Interconnect-Schichten 108 (zum Beispiel dem Interconnect-Draht 112). In einigen Ausführungsformen können die eine oder die mehreren unteren Elektrodenschichten 902 durch Abscheiden einer Auskleidung und anschließendem Abscheiden eines leitfähigen Materials gebildet werden. In verschiedenen Ausführungsformen kann die Auskleidung eine Leimschicht umfassen, die zum Verstärken der Haftung zwischen benachbarten Schichten konfiguriert ist, und/oder kann eine Diffusionssperrschicht umfassen, die zum Verhindern einer Diffusion zwischen benachbarten Schichten konfiguriert ist. In einigen Ausführungsformen kann die Auskleidung Tantalnitrid, Titannitrid oder dergleichen umfassen. In einigen Ausführungsformen kann das leitfähige Material Tantal, Titan oder dergleichen umfassen. In einigen Ausführungsformen kann ein Planarisierungsprozess (zum Beispiel ein chemisch-mechanischer Planarisierungsprozess) nach dem Abscheiden des leitfähigen Materials ausgeführt werden, gefolgt von der Abscheidung eines zusätzlichen leitfähigen Materials auf der unteren Isolierschicht und dem leitfähigen Material. In anderen Ausführungsformen wird nach dem Abscheiden des leitfähigen Materials kein Planarisierungsprozess ausgeführt.
Wie in der Querschnittsansicht 1000 von 10 gezeigt, wird ein MTJ-Stapel 1002 über der einen oder den mehreren unteren Elektrodenschichten 902 gebildet. In einigen Ausführungsformen kann der MTJ-Stapel 1002 umfassen: eine untere ferromagnetische Schicht 1004, die über der einen oder den mehreren unteren Elektrodenschichten 902 ausgebildet ist, eine Tunnelungssperrschicht 1006, die über der unteren ferromagnetischen Schicht 1004 ausgebildet ist, und eine obere ferromagnetische Elektrode 1008, die über der Tunnelungssperrschicht 1006 ausgebildet ist. Anschließend werden eine oder mehrere obere Elektrodenschichten 1010 (zum Beispiel Titan, Tantal, Titannitrid oder dergleichen) über dem MTJ-Stapel 1002 gebildet.
Wie in der Querschnittsansicht 1100 von 11 gezeigt, werden ein oder mehrere Strukturierungsprozesse ausgeführt, um mehrere MTJ-Vorrichtungsstapel 1106a-1106b zu definieren. Der eine oder mehrere Strukturierungsprozesse setzen selektiv die eine oder die mehreren oberen Elektrodenschichten (1010 von 10), den MTJ-Stapel (1002 von 10) und die eine oder die mehreren unteren Elektrodenschichten (902 von 10) einem Ätzmittel 1102 aus, um einen MTJ 206 zu definieren, der zwischen einer unteren Elektrode 116 und einer oberen Elektrodenstruktur 1108 angeordnet ist. Der eine oder die mehreren Strukturierungsprozesse können des Weiteren die untere Isolierstruktur 202 ätzen, um Seitenwände der unteren Isolierstruktur unter der unteren Elektrode 116 zu definieren. Das Ätzen der unteren Isolierstruktur 202 bewirkt, dass die untere Isolierstruktur 202 seitlich außerhalb der unteren Elektrode 116 eine geringere Dicke aufweist als direkt unterhalb der unteren Elektrode 116. In einigen Ausführungsformen kann die Dicke der unteren Isolierstruktur 202 direkt unter der unteren Elektrode 116 zwischen etwa 2- und etwa 5-mal größer sein als die Dicke der unteren Isolierstruktur 202 außerhalb der unteren Elektrode 116. In anderen Ausführungsformen kann die Dicke der unteren Isolierstruktur 202 direkt unter der unteren Elektrode 116 mehr als 5-mal größer sein als die Dicke der unteren Isolierstruktur 202 außerhalb der unteren Elektrode 116.
In einigen Ausführungsformen können der eine oder die mehreren Strukturierungsprozesse einen einzelnen Ätzprozess umfassen (zum Beispiel einen kontinuierlichen Ätzprozess unter Verwendung desselben Ätzmittels). In anderen Ausführungsformen können der eine oder die mehreren Strukturierungsprozesse mehrere Ätzprozesse (zum Beispiel mehrere zeitlich getrennte, diskrete Ätzprozesse) umfassen, die in situ in einer Verarbeitungskammer ausgeführt werden. In einigen Ausführungsformen können der eine oder die mehreren Strukturierungsprozesse mit einer Maskierungsschicht (zum Beispiel Photoresistschicht, Hartmaskenschicht oder dergleichen) ausgeführt werden, die über der oberen Elektrodenschicht (1010 von 10) angeordnet ist.
Wie in der Querschnittsansicht 1200 von 12 gezeigt, wird über der unteren Isolierstruktur 202 und den mehreren MTJ-Vorrichtungsstapels 1106a-1106b nach Vollendung des einen oder der mehreren Strukturierungsprozesse eine Abstandshalterschicht 1202 gebildet. Die Abstandshalterschicht 1202 wird so ausgebildet, dass sie Seitenwände der unteren Isolierstruktur 202, der unteren Elektrode 116, der MTJ 206 und der oberen Elektrodenstruktur 1108 berührt. In einigen Ausführungsformen kann die Abstandshalterschicht 1202 auf eine im Wesentlichen konstante Dicke in einem Bereich zwischen etwa 40 Angström und etwa 400 Angström ausgebildet werden. In einigen Ausführungsformen kann die Abstandshalterschicht 1202 mittels einer Abscheidungstechnik (zum Beispiel PVD, CVD, PE-CVD, ALD, Sputtern usw.) gebildet werden. In verschiedenen Ausführungsformen kann die Abstandshalterschicht 1202 Siliziumnitrid, ein Siliziumdioxid (SiO₂), Siliziumoxynitrid (zum Beispiel SiON) oder dergleichen umfassen.
Wie in der Querschnittsansicht 1300 von 13 gezeigt, wird die Abstandshalterschicht (1202 von 12) einem Ätzmittel 1302 ausgesetzt, das die Abstandshalterschicht von horizontalen Flächen entfernt. Das Entfernen der Abstandshalterschicht von horizontalen Flächen lässt einen Teil der Abstandshalterschicht entlang gegenüberliegender Seiten der mehreren MTJ-Vorrichtungsstapel 1106a-1106b als die Seitenwandabstandshalter 122 zurück. In einigen Ausführungsformen kann das Ätzen der Abstandshalterschicht dazu führen, dass die Abstandshalter 122 der Seitenwände unter eine Oberseite der oberen Elektrodenstruktur 1108 ausgespart werden. In einigen Ausführungsformen kann das Ätzmittel 1302 ein Trockenätzmittel umfassen.
Wie in der Querschnittsansicht 1400 von 14 gezeigt, wird über den Seitenwandabstandshaltern 122, der oberen Elektrodenstruktur 1108 und der unteren Isolierstruktur 202 eine Obere-Elektroden-Durchkontaktierungs (Top Electrode Via, TEVA)-Ätzstoppschicht 124 gebildet. In einigen Ausführungsformen kann die TEVA-Ätzstoppschicht 124 ein Metalloxid (zum Beispiel Aluminiumoxid, Hafniumoxid usw.), Siliziumnitrid oder dergleichen umfassen. In einigen Ausführungsformen kann die TEVA-Ätzstoppschicht 124 durch einen Abscheidungsprozess (zum Beispiel PVD, CVD, PE-CVD, ALD oder dergleichen) bis auf eine Dicke in einem Bereich zwischen etwa 1 Nanometer und etwa 10 Nanometer gebildet werden.
Wie in der Querschnittsansicht 1500 von 15 gezeigt, wird über der TEVA-Ätzstoppschicht 124 eine ILD-Zwischenschicht 107c gebildet. Die ILD-Zwischenschicht 107c wird so ausgebildet, dass sie eine Oberseite der TEVA-Ätzstoppschicht 124 vollständig bedeckt. In einigen Ausführungsformen kann die ILD-Zwischenschicht 107c durch einen Abscheidungsprozess (zum Beispiel PVD, CVD, PE-CVD, ALD oder dergleichen) gebildet werden. In verschiedenen Ausführungsformen kann die ILD-Zwischenschicht 107c ein Oxid (zum Beispiel Siliziumdioxid) oder dergleichen umfassen.
Wie in der Querschnittsansicht 1600 von 16 gezeigt, wird ein Planarisierungsprozess (entlang der Linie 1602) ausgeführt, um Teile der ILD-Zwischenschicht 1070, der TEVA-Ätzstoppschicht 124 und der oberen Elektrodenstruktur (1108 von 15) zu entfernen. Durch Entfernen eines Teils der oberen Elektrodenstruktur definiert der Planarisierungsprozess mehrere MTJ-Vorrichtungen 204a-204b, die jeweils eine obere Elektrode 120 über dem MTJ 206 aufweisen. In einigen Ausführungsformen kann der Planarisierungsprozess einen chemisch-mechanischen Planarisierungs (CMP)-Prozess umfassen.
Wie in der Querschnittsansicht 1700 von 17 gezeigt, werden die ILD-Zwischenschicht 1070, die TEVA-Ätzstoppschicht 124 und ein Teil der unteren Isolierstruktur 202 aus der Logikregion 404 entfernt. In einigen Ausführungsformen wird über der ILD-Zwischenschicht 107c innerhalb der eingebetteten Speicherregion 402 eine Maskierungsschicht 1702 gebildet. Die ILD-Zwischenschicht 107c wird anschließend einem Ätzmittel 1704\ ausgesetzt, das die ILD-Zwischenschicht 107c gemäß der Maskierungsschicht 1702 ätzt, um die ILD-Zwischenschicht 107c aus der Logikregion 404 zu entfernen. In einigen Ausführungsformen (nicht gezeigt) kann der Ätzprozess dazu führen, dass die ILD-Zwischenschicht 107c eine gewinkelte, der Logikregion 404 zugewandte Seitenwand aufweist. In verschiedenen Ausführungsformen kann die Maskierungsschicht 1702 eines oder mehrere von Siliziumcarbid, Siliziumnitrid oder dergleichen umfassen.
Wie in der Querschnittsansicht 1800 von 18 gezeigt, wird über der ILD-Zwischenschicht 107c innerhalb der eingebetteten Speicherregion 402 und über der unteren Isolierstruktur 202 innerhalb der Logikregion 404 eine ILD-Logikschicht 410 gebildet. In einigen Ausführungsformen kann die ILD-Logikschicht 410 durch einen Abscheidungsprozess abgeschieden werden (zum Beispiel PVD, CVD, PE-CVD, ALD oder dergleichen). In verschiedenen Ausführungsformen kann die ILD-Logikschicht 410 ein anderes Material umfassen als die ILD-Zwischenschicht 107c. In einigen Ausführungsformen, bei denen Räume zwischen benachbarten Interconnect-Strukturen in der Logikregion 404 größer sind als Räume zwischen benachbarten MTJ-Vorrichtungen in der eingebetteten Speicherregion 402, kann die ILD-Logikschicht 410 ein Material umfassen, das eine niedrigere Dielektrizitätskonstante und schlechtere Spaltfüllfähigkeiten als die ILD-Zwischenschicht 107c aufweist. In einigen Ausführungsformen kann die ILD-Logikschicht 410 Siliziumdioxid, kohlenstoffdotiertes Siliziumdioxid, Siliziumoxynitrid, Borsilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), ein porenhaltiges dielektrisches Material oder dergleichen umfassen.
Wie in der Querschnittsansicht 1900 von 19 gezeigt, werden innerhalb der logischen ILD-Schicht 410 eine oder mehrere zusätzliche Interconnect-Schichten gebildet. In einigen Ausführungsformen können die eine oder die mehreren zusätzlichen Interconnect-Schichten eine Interconnect-Durchkontaktierung 418 und einen Interconnect-Draht 416 umfassen. Die eine oder die mehreren zusätzlichen Interconnect-Schichten können gebildet werden durch: selektives Ätzen der ILD-Logikschicht 410, um ein Durchkontaktierungsloch und/oder einen Graben innerhalb der ILD-Logikschicht 410 zu definieren, Ausbilden eines leitfähigen Materials (zum Beispiel Kupfer, Aluminium usw.) innerhalb des Durchkontaktierungslochs und/oder eines Grabens, und Ausführen eines Planarisierungsprozesses (zum Beispiel eines chemisch-mechanischen Planarisierungsprozesses). In einigen Ausführungsformen entfernt der Planarisierungsprozess die ILD-Logikschicht 410 von oberhalb der ILD-Zwischenschicht 107c. In einigen Ausführungsformen kann der Planarisierungsprozess einen chemisch-mechanischen Planarisierungs (CMP)-Prozess umfassen.
Wie in der Querschnittsansicht 2000 von 20 gezeigt, wird eine obere ILD-Struktur 107d über der ILD-Zwischenschicht 107c innerhalb der eingebetteten Speicherregion 402 und über der ILD-Logikschicht 410 innerhalb der Logikregion 404 gebildet. In einigen Ausführungsformen kann vor der Bildung der oberen ILD-Struktur 107d eine dritte Ätzstoppschicht 304c auf der ILD-Zwischenschicht 107c und der ILD-Logikschicht 410 gebildet werden. In einigen Ausführungsformen kann die obere ILD-Struktur 107d durch einen Abscheidungsprozess (zum Beispiel PVD, CVD, PE-CVD, ALD oder dergleichen) abgeschieden werden. In einigen Ausführungsformen kann die obere ILD-Struktur 107d Siliziumdioxid, kohlenstoffdotiertes Siliziumdioxid, Siliziumoxynitrid, Borsilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), ein porenhaltiges dielektrisches Material oder dergleichen umfassen.
Wie in der Querschnittsansicht 2100 von 21 gezeigt, wird innerhalb der oberen ILD-Struktur 107d eine obere Interconnect-Struktur 126 ausgebildet. In einigen Ausführungsformen kann die obere Interconnect-Struktur 126 eine Obere-Elektroden-Durchkontaktierung 406, die auf der oberen Elektrode 120 einer der MTJ-Vorrichtungen 204a-204b angeordnet ist, und einen oberen Interconnect-Draht 408, der sich vertikal über der Obere-Elektroden-Durchkontaktierung 406 befindet und sich seitlich an einer oder mehreren Seiten der Obere-Elektroden-Durchkontaktierung 406 vorbei erstreckt, umfassen. In einigen Ausführungsformen kann die obere Interconnect-Struktur 126 durch Ätzen der oberen ILD-Struktur 107d gebildet werden, um ein Durchkontaktierungsloch und/oder Graben zu bilden, das bzw. der mit einem leitfähigen Material (zum Beispiel Wolfram, Kupfer und/oder Aluminium) gefüllt wird. Anschließend wird ein chemisch-mechanischer Planarisierungs (CMP)-Prozess ausgeführt, um überschüssiges leitfähiges Material von oberhalb der oberen ILD-Struktur 107d zu entfernen.
22 veranschaulicht ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 2200 zum Bilden mehrerer MTJ-Vorrichtungen durch Definieren von unteren Elektroden der MTJ-Vorrichtungen, bevor Seitenwandabstandshalter entlang Seiten der MTJ-Vorrichtungen gebildet werden.
Obgleich das Verfahren 2200 im vorliegenden Text als eine Reihe von Aktionen oder Ereignissen veranschaulicht und beschrieben wird, versteht es sich, dass die veranschaulichte Reihenfolge solcher Aktionen oder Ereignisse nicht in einem einschränkenden Sinne auszulegen ist. Zum Beispiel können einige Aktionen in anderer Reihenfolge, als im vorliegenden Text gezeigt und/oder beschrieben ist, und/oder gleichzeitig mit anderen Aktionen oder Ereignissen ausgeführt werden. Darüber hinaus müssen nicht alle veranschaulichten Aktionen erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen der im vorliegenden Text gegebenen Beschreibung zu implementieren. Darüber hinaus können eine oder mehrere der im vorliegenden Text gezeigten Aktionen in einer oder mehreren separaten Aktionen und/oder Phasen ausgeführt werden.
Bei 2202 wird eine Zugriffsvorrichtung innerhalb einer eingebetteten Speicherregion eines Substrats gebildet. 5 veranschaulicht eine Querschnittsansicht 500 einiger Ausführungsformen entsprechend der Aktion 2202.
Bei 2204 werden untere Interconnect-Schichten innerhalb einer oder mehrerer unterer ILD-Schichten über dem Substrat gebildet. In einigen Ausführungsformen werden die unteren Interconnect-Schichten mit der Zugangsvorrichtung gekoppelt. 6 veranschaulicht eine Querschnittsansicht 600 einiger Ausführungsformen entsprechend der Aktion 2204.
Bei 2206 wird eine untere Isolierstruktur über einer oder mehreren unteren ILD-Schichten gebildet. 7-8 veranschaulichen Querschnittsansichten 700-800 einiger Ausführungsformen, die der Aktion 2206 entsprechen.
Bei 2208 wird ein Stapel von MTJ-Vorrichtungsschichten über der unteren Isolierstruktur gebildet. In einigen Ausführungsformen kann der Stapel von MTJ-Vorrichtungsschichten gemäß den Aktionen 2010-1014 gebildet werden.
Bei 2210 werden eine oder mehrere untere Elektrodenschichten über der unteren Isolierstruktur und in Öffnungen gebildet, die sich durch die untere Isolierstruktur zu den unteren Interconnect-Schichten erstrecken. 9 veranschaulicht eine Querschnittsansicht 900 einiger Ausführungsformen entsprechend der Aktion 2210.
Bei 2212 wird ein MTJ-Stapel über der einen oder den mehreren unteren Elektrodenschichten gebildet. 10 veranschaulicht eine Querschnittsansicht 1000 einiger Ausführungsformen entsprechend der Aktion 2212.
Bei 2214 werden eine oder mehrere obere Elektrodenschichten über dem MTJ-Stapel gebildet. 10 veranschaulicht eine Querschnittsansicht 1000 einiger Ausführungsformen entsprechend der Aktion 2214.
Bei 2216 werden ein oder mehrere Ätzprozesse auf dem Stapel von MTJ-Vorrichtungsschichten ausgeführt, um die eine oder die mehreren oberen Elektrodenschichten, den MTJ-Stapel und die untere Elektrodenstruktur zu ätzen und mehrere MTJ-Vorrichtungsstapel zu definieren, die jeweils einen MTJ aufweisen, der zwischen einer unteren Elektrode und einer oberen Elektrodenstruktur angeordnet ist. 11 veranschaulicht eine Querschnittsansicht 1100 einiger Ausführungsformen entsprechend der Aktion 2216.
Bei 2218 werden ein oder mehrere Seitenwandabstandshalter entlang von Seitenwänden der MTJ-Vorrichtungsstapel gebildet, nachdem der eine oder mehrere Ätzprozesse vollendet sind. In einigen Ausführungsformen können sich die Seitenwandabstandshalter bis zu einer Seitenwand der unteren Isolierschicht erstrecken. 12-13 veranschaulichen Querschnittsansichten 1200-1300 einiger Ausführungsformen, die der Aktion 2218 entsprechen.
Bei 2220 wird über den Seitenwandabstandshaltern eine Obere-Elektroden-Durchkontaktierungs (Top Electrode Via, TEVA)-Ätzstoppschicht gebildet. 14 veranschaulicht eine Querschnittsansicht 1400 einiger Ausführungsformen entsprechend der Aktion 2220.
Bei 2222 wird eine ILD-Zwischenschicht über der TEVA-Ätzstoppschicht gebildet. 15 veranschaulicht eine Querschnittsansicht 1500 einiger Ausführungsformen entsprechend der Aktion 2222.
Bei 2224 wird ein Planarisierungsprozess ausgeführt, um Teile der ILD-Zwischenschicht und der TEVA-Ätzstoppschicht zu entfernen und eine Oberseite einer oberen Elektrode freizulegen. 16 veranschaulicht eine Querschnittsansicht 1600 einiger Ausführungsformen entsprechend der Aktion 2224.
Bei 2226 wird eine obere Interconnect-Struktur auf der oberen Elektrode gebildet. 20-21 veranschaulichen Querschnittsansichten 2000-2100 einiger Ausführungsformen, die der Aktion 2226 entsprechen.
Dementsprechend betrifft die vorliegende Offenbarung in einigen Ausführungsformen ein Verfahren zum Bilden einer MTJ-Vorrichtung, das einen einzelnen Ätzprozess verwendet, um eine obere Elektrode, eine MTJ und eine untere Elektrode zu definieren. Durch die Verwendung eines einzigen Strukturierungsprozesses zum Definieren der MTJ-Vorrichtung wird ein Spalt, der einen Ätzbereich einer unteren Elektrodenschicht definiert, vergrößert.
In einigen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip enthält: eine dielektrische Struktur, die über einem Substrat angeordnet ist; mehrere untere Interconnect-Schichten, die innerhalb der dielektrischen Struktur angeordnet sind; eine Speichervorrichtung, die eine Datenspeicherstruktur aufweist, die zwischen einer unteren Elektrode und einer oberen Elektrode angeordnet ist, wobei die untere Elektrode elektrisch mit den mehreren unteren Interconnect-Schichten gekoppelt ist; und einen Seitenwandabstandshalter, der sich kontinuierlich von einer äußersten Seitenwand der Datenspeicherstruktur bis unter eine äußerste Seitenwand der unteren Elektrode erstreckt. In einigen Ausführungsformen erstreckt sich der Seitenwandabstandshalter kontinuierlich von der äußersten Seitenwand der Datenspeicherstruktur bis zu einer äußersten Seitenwand der oberen Elektrode. In einigen Ausführungsformen weist der Seitenwandabstandshalter eine innere Seitenwand auf, welche die äußerste Seitenwand der Datenspeicherstruktur und die äußerste Seitenwand der unteren Elektrode berührt. In einigen Ausführungsformen enthält die dielektrische Struktur: mehrere untere Zwischenschichtdielektrikum (ILD)-Schichten, die über dem Substrat angeordnet sind und die mehreren unteren Interconnect-Schichten umgeben, eine Ätzstoppschicht, die über den mehreren unteren ILD-Schichten angeordnet ist, und eine untere Isolierstruktur, die über der Ätzstoppschicht angeordnet ist, wobei sich die untere Elektrode von oberhalb der unteren Isolierstruktur zu einer der mehreren unteren Interconnect-Schichten erstreckt. In einigen Ausführungsformen weist die untere Isolierstruktur eine größere Dicke direkt unter der unteren Elektrode auf als seitlich außerhalb der unteren Elektrode. In einigen Ausführungsformen berührt die innere Seitenwand des Seitenwandabstandshalters des Weiteren eine Seitenwand der unteren Isolierstruktur. In einigen Ausführungsformen enthält der integrierte Chip des Weiteren eine Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht, die sich kontinuierlich von einer Seitenwand des Seitenwandabstandshalters bis zu einer äußersten Seitenwand der oberen Elektrode erstreckt. In einigen Ausführungsformen enthält der integrierte Chip des Weiteren eine zweite Speichervorrichtung, die eine zweite Datenspeicherstruktur aufweist, die zwischen einer zweiten unteren Elektrode und einer zweiten oberen Elektrode angeordnet ist, wobei sich die Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht kontinuierlich von einer Seitenwand der Speichervorrichtung zu einer Seitenwand der zweiten Speichervorrichtung erstreckt. In einigen Ausführungsformen enthält der integrierte Chip des Weiteren eine obere Interconnect-Struktur, die auf der oberen Elektrode angeordnet ist, wobei sich die obere Interconnect-Struktur von der oberen Elektrode bis entlang Seiten der Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht erstreckt. In einigen Ausführungsformen erstreckt sich eine horizontale Linie, die sich entlang einer Unterseite der Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht erstreckt, auch durch Seitenwände der unteren Isolierstruktur, wobei die horizontale Linie parallel zu einer Unterseite der unteren Elektrode verläuft. In einigen Ausführungsformen weist die untere Elektrode eine Unterseite mit einer ersten Breite und eine Oberseite mit einer zweiten Breite auf, die größer als die erste Breite ist; und der Seitenwandabstandshalter weist eine Unterseite auf, die entlang einer horizontalen Linie angeordnet ist, die zwischen der Oberseite und der Unterseite verläuft.
In weiteren Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip enthält: eine untere Zwischenschichtdielektrikum (ILD)-Schicht, die über einem Substrat angeordnet ist; eine untere Interconnect-Schicht, die innerhalb der unteren ILD-Schicht angeordnet ist; eine untere Isolierstruktur, die über der unteren ILD-Schicht angeordnet ist; eine Magnetic Tunnel Junction (MTJ)-Vorrichtung, die einen MTJ aufweist, der zwischen einer unteren Elektrode und einer oberen Elektrode angeordnet ist, wobei die untere Elektrode auf der unteren Interconnect-Schicht angeordnet ist und sich durch die untere Isolierstruktur erstreckt; und eine Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht, die sich kontinuierlich von einer äußersten Seitenwand der oberen Elektrode bis unter eine äußerste Seitenwand der unteren Elektrode erstreckt. In einigen Ausführungsformen enthält der integrierte Chip des Weiteren einen Seitenwandabstandshalter, der die äußerste Seitenwand der unteren Elektrode und eine äußerste Seitenwand des MTJ vollständig bedeckt. In einigen Ausführungsformen berührt der Seitenwandabstandshalter die äußerste Seitenwand des MTJ, die äußerste Seitenwand der unteren Elektrode und eine Seitenwand der unteren Isolierstruktur. In einigen Ausführungsformen weist die Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht ein sich vertikal erstreckendes Segment auf, das von einer Oberseite eines sich horizontal erstreckenden Segments nach außen vorsteht, wobei sich das sich vertikal erstreckende Segment entlang einer Seitenwand des Seitenwandabstandshalters zu einer horizontalen Linie erstreckt, die parallel zu einer Oberseite der oberen Elektrode verläuft und entlang dieser angeordnet ist. In einigen Ausführungsformen enthält der integrierte Chip des Weiteren eine ILD-Zwischenschicht, welche die MTJ-Vorrichtung seitlich umgibt, wobei die Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht eine Oberseite aufweist, die von dem Substrat fort weist und eine Unterseite der ILD-Zwischenschicht berührt. In einigen Ausführungsformen enthält der integrierte Chip des Weiteren eine ILD-Zwischenschicht, welche die MTJ-Vorrichtung seitlich umgibt und seitlich von der MTJ-Vorrichtung durch die Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht getrennt ist, wobei sich die Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht kontinuierlich von direkt unterhalb der ILD-Zwischenschicht bis zu einer horizontalen Linie erstreckt, die parallel zu einer Oberseite der oberen Elektrode verläuft und entlang dieser angeordnet ist.
In weiteren Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zur Bildung eines integrierten Chips. Das Verfahren enthält Folgendes: Bilden einer unteren Interconnect-Schicht innerhalb einer unteren Zwischenschichtdielektrikum (ILD)-Schicht über einem Substrat; Bilden einer oder mehrerer unterer Elektrodenschichten über der unteren Interconnect-Schicht; Bilden eines Magnetic Tunnel Junction (MTJ)-Stapels über der einen oder den mehreren unteren Elektrodenschichten; Bilden einer oder mehrerer oberer Elektrodenschichten über dem MTJ-Stapel; Ausführen eines oder mehrerer Ätzprozesse zum selektiven Strukturieren der einen oder der mehreren oberen Elektrodenschichten, des MTJ-Stapels und der einen oder der mehreren unteren Elektrodenschichten und zum Definieren einer oberen Elektrodenstruktur, eines MTJ und einer unteren Elektrode; und Bilden eines Seitenwandabstandshalters entlang äußerster Seitenwände des MTJ und der unteren Elektrode nach Vollendung des einen oder der mehreren Ätzprozesse. In einigen Ausführungsformen enthält das Verfahren des Weiteren: Bilden einer unteren Isolierstruktur über der unteren ILD-Schicht; Ätzen der unteren Isolierstruktur, um erste Seitenwände der unteren Isolierstruktur zu bilden, die eine Öffnung definieren, welche die untere Interconnect-Schicht freilegt; Bilden der einen oder der mehreren unteren Elektrodenschichten innerhalb der Öffnung und über der unteren Isolierstruktur; und Bilden des Seitenwandabstandshalters entlang zweiter Seitenwände der unteren Isolierstruktur, nachdem der eine oder die mehreren Ätzprozesse vollendet sind. In einigen Ausführungsformen enthält das Verfahren des Weiteren: Bilden einer Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht auf einer sich vertikal erstreckenden Fläche des Seitenwandabstandshalters und auf einer sich horizontal erstreckenden Fläche der unteren Isolierstruktur; Bilden einer oberen ILD-Schicht über der Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht; und Ausführen eines Planarisierungsprozesses zum Entfernen eines Teils der oberen ILD-Schicht, der Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht, und der oberen Elektrodenstruktur.
Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims

Integrierter Chip, der Folgendes umfasst: eine dielektrische Struktur, die über einem Substrat angeordnet ist; mehrere untere Interconnect-Schichten, die innerhalb der dielektrischen Struktur angeordnet sind; eine Speichervorrichtung, die eine Datenspeicherstruktur umfasst, die zwischen einer unteren Elektrode und einer oberen Elektrode angeordnet ist, wobei die untere Elektrode elektrisch mit den mehreren unteren Interconnect-Schichten gekoppelt ist; und einen Seitenwandabstandshalter, der sich kontinuierlich von einer äußersten Seitenwand der Datenspeicherstruktur bis unter eine äußerste Seitenwand der unteren Elektrode erstreckt.
Integrierter Chip nach Anspruch 1, wobei sich der Seitenwandabstandshalter kontinuierlich von der äußersten Seitenwand der Datenspeicherstruktur zu einer äußersten Seitenwand der oberen Elektrode erstreckt.
Integrierter Chip nach Anspruch 1 oder 2, wobei der Seitenwandabstandshalter eine innere Seitenwand aufweist, welche die äußerste Seitenwand der Datenspeicherstruktur und die äußerste Seitenwand der unteren Elektrode berührt.
Integrierter Chip nach einem der vorangehenden Ansprüche, wobei die dielektrische Struktur Folgendes umfasst: mehrere untere Zwischenschichtdielektrikum (Inter-Level Dielectric, ILD)-Schichten, die über dem Substrat angeordnet sind und die mehreren unteren Interconnect-Schichten umgeben; eine Ätzstoppschicht, die über den mehreren unteren ILD-Schichten angeordnet ist; und eine untere Isolierstruktur, die über der Ätzstoppschicht angeordnet ist, wobei sich die untere Elektrode von oberhalb der unteren Isolierstruktur zu einer der mehreren unteren Interconnect-Schichten erstreckt.
Integrierter Chip nach Anspruch 4, wobei die untere Isolierstruktur eine größere Dicke direkt unter der unteren Elektrode aufweist als seitlich außerhalb der unteren Elektrode.
Integrierter Chip nach den Ansprüchen 3 und 4, wobei die Innenseitenwand des Seitenwandabstandshalters des Weiteren eine Seitenwand der unteren Isolierstruktur berührt.
Integrierter Chip nach einem der vorangehenden Ansprüche, der des Weiteren Folgendes umfasst: eine Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht, die sich kontinuierlich von einer Seitenwand des Seitenwandabstandshalters zu einer äußersten Seitenwand der oberen Elektrode erstreckt.
Integrierter Chip nach Anspruch 7, der des Weiteren Folgendes umfasst: eine zweite Speichervorrichtung, die eine zweite Datenspeicherstruktur umfasst, die zwischen einer zweiten unteren Elektrode und einer zweiten oberen Elektrode angeordnet ist, wobei sich die Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht kontinuierlich von einer Seitenwand der Speichervorrichtung zu einer Seitenwand der zweiten Speichervorrichtung erstreckt.
Integrierter Chip nach Anspruch 7 oder 8, wobei sich eine horizontale Linie, die sich entlang eines Bodens der Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht erstreckt, auch durch Seitenwände der unteren Isolierstruktur erstreckt, wobei die horizontale Linie parallel zu einer Unterseite der unteren Elektrode verläuft.
Integrierter Chip nach einem der vorangehenden Ansprüche, wobei die Datenspeicherstruktur einen magnetischen Tunnelübergang umfasst.
Integrierter Chip nach einem der vorangehenden Ansprüche, wobei die untere Elektrode eine Unterseite mit einer ersten Breite und eine Oberseite mit einer zweiten Breite, die größer als die erste Breite ist, aufweist; und wobei der Seitenwandabstandshalter eine Unterseite aufweist, die entlang einer horizontalen Linie angeordnet ist, die zwischen der Oberseite und der Unterseite verläuft.
Integrierter Chip, der Folgendes umfasst: eine untere Zwischenschichtdielektrikum (ILD)-Schicht, die über einem Substrat angeordnet ist; eine untere Interconnect-Schicht, die innerhalb der unteren ILD-Schicht angeordnet ist; eine untere Isolierstruktur, die über der unteren ILD-Schicht angeordnet ist; eine Magnetic Tunnel Junction (MTJ)-Vorrichtung, die einen MTJ aufweist, der zwischen einer unteren Elektrode und einer oberen Elektrode angeordnet ist, wobei die untere Elektrode auf der unteren Interconnect-Schicht angeordnet ist und sich durch die untere Isolierstruktur erstreckt; und eine Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht, die sich kontinuierlich von einer äußersten Seitenwand der oberen Elektrode bis unter eine äußerste Seitenwand der unteren Elektrode erstreckt.
Integrierter Chip nach Anspruch 12, der des Weiteren Folgendes umfasst: einen Seitenwandabstandshalter, der die äußerste Seitenwand der unteren Elektrode und eine äußerste Seitenwand des MTJ vollständig bedeckt.
Integrierter Chip nach Anspruch 13, wobei der Seitenwandabstandshalter die äußerste Seitenwand des MTJ, die äußerste Seitenwand der unteren Elektrode und eine Seitenwand der unteren Isolierstruktur berührt.
Integrierter Chip nach Anspruch 13 oder 14, wobei die Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht ein sich vertikal erstreckendes Segment umfasst, das von einer Oberseite eines sich horizontal erstreckenden Segments nach außen vorsteht, wobei sich das sich vertikal erstreckende Segment entlang einer Seitenwand des Seitenwandabstandshalters zu einer horizontalen Linie erstreckt, die parallel zu einer Oberseite der oberen Elektrode verläuft und entlang dieser angeordnet ist.
Integrierter Chip nach einem der Ansprüche 12 bis 15, der des Weiteren Folgendes umfasst: eine ILD-Zwischenschicht, welche die MTJ-Vorrichtung seitlich umgibt, wobei die Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht eine Oberseite aufweist, die von dem Substrat fort weist und eine Unterseite der ILD-Zwischenschicht berührt.
Integrierter Chip nach einem der Ansprüche 12 bis 15, der des Weiteren Folgendes umfasst: eine ILD-Zwischenschicht, welche die MTJ-Vorrichtung seitlich umgibt und seitlich von der MTJ-Vorrichtung durch die Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht getrennt ist, wobei sich die Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht kontinuierlich von direkt unterhalb der ILD-Zwischenschicht bis zu einer horizontalen Linie erstreckt, die parallel zu einer Oberseite der obere Elektrode verläuft und entlang dieser angeordnet ist.
Verfahren zum Bilden eines integrierten Chips, das Folgendes umfasst: Bilden einer unteren Interconnect-Schicht innerhalb einer unteren Zwischenschichtdielektrikum (ILD)-Schicht über einem Substrat; Bilden einer oder mehrerer unterer Elektrodenschichten über der unteren Interconnect-Schicht; Bilden eines Magnetic Tunnel Junction (MTJ)-Stapels über der einen oder den mehreren unteren Elektrodenschichten; Bilden einer oder mehrerer oberer Elektrodenschichten über dem MTJ-Stapel; Ausführen eines oder mehrerer Ätzprozesse zum selektiven Strukturieren der einen oder der mehreren oberen Elektrodenschichten, des MTJ-Stapels und der einen oder der mehreren unteren Elektrodenschichten und zum Definieren einer oberen Elektrodenstruktur, eines MTJ und einer unteren Elektrode; und Bilden eines Seitenwandabstandshalters entlang äußerster Seitenwände des MTJ und der unteren Elektrode nach Vollendung des einen oder der mehreren Ätzprozesse.
Verfahren nach Anspruch 18, das des Weiteren Folgendes umfasst: Bilden einer unteren Isolierstruktur über der unteren ILD-Schicht; Ätzen der unteren Isolierstruktur, um erste Seitenwände der unteren Isolierstruktur zu bilden, die eine Öffnung definieren, welche die untere Interconnect-Schicht freilegt; Bilden der einen oder der mehreren unteren Elektrodenschichten innerhalb der Öffnung und über der unteren Isolierstruktur; und Bilden des Seitenwandabstandshalters entlang zweiter Seitenwände der unteren Isolierstruktur, nachdem der eine oder die mehreren Ätzprozesse vollendet sind.
Verfahren nach Anspruch 19, das des Weiteren Folgendes umfasst: Bilden einer Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht auf einer sich vertikal erstreckenden Fläche des Seitenwandabstandshalters und auf einer sich horizontal erstreckenden Fläche der unteren Isolierstruktur; Bilden einer oberen ILD-Schicht über der Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht; und Ausführen eines Planarisierungsprozesses zum Entfernen eines Teils der oberen ILD-Schicht, der Obere-Elektroden-Durchkontaktierungs-Ätzstoppschicht, und der oberen Elektrodenstruktur.