DE102021110748A1 - Transistor, der einen wasserstoffdiffusionsbarrierefilm aufweist undverfahren zu dessen ausbildung - Google Patents

Transistor, der einen wasserstoffdiffusionsbarrierefilm aufweist undverfahren zu dessen ausbildung Download PDF

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Hung Wei Li
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Sai-Hooi Yeong
Yu-Ming Lin
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Dünnfilmtransistor und ein Verfahren zu dessen Ausbildung, wobei der Dünnfilmtransistor aufweist: ein Substrat; eine Wortleitung, die auf dem Substrat angeordnet ist; eine Halbleiterschicht, die auf dem Substrat angeordnet ist, wobei die Halbleiterschicht ein Sourcegebiet, ein Draingebiet und ein Kanalgebiet, das zwischen dem Source- und dem Draingebiet angeordnet ist und die Wortleitung in vertikaler Richtung, die zu einer Ebene des Substrats senkrecht ist, überlappt, aufweist; eine Wasserstoffdiffusionsbarriereschicht, die das Kanalgebiet in der vertikalen Richtung überlappt; eine Gatedielektrikumsschicht, die zwischen dem Kanalgebiet und der Wortleitung angeordnet ist; und eine Source- und eine Drainelektrode, die jeweils mit dem Source- bzw. Draingebiet elektrisch gekoppelt sind.

Description

  • Verwandte Anmeldungen
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/042,583 mit dem Titel „Formation of hard mask layer in GX FET“, die am 23. Juni 2020 eingereicht wurde und deren gesamter Inhalt hiermit für alle Zwecke durch Rückbezug aufgenommen wird.
  • STAND DER TECHNIK
  • In der Halbleiterindustrie besteht ein ständiger Wunsch, die Flächendichte von integrierten Schaltungen zu erhöhen. Um dies zu erreichen, wurden einzelne Transistoren zunehmend kleiner. Jedoch verlangsamt sich die Geschwindigkeit, mit der einzelne Transistoren kleiner gestaltet werden können. Das Verschieben von Peripherietransistoren vom Front-End-of-Line (FEOL) zum Back-End-of-Line (BEOL) der Herstellung kann vorteilhaft sein, da am BEOL Funktionalität hinzugefügt werden kann, während wertvolle Chipfläche im FEOL zur Verfügung gestellt werden kann. Dünnfilmtransistoren (TFT), die aus Oxidhalbleitern hergestellt werden, stellen eine attraktive Option für die BEOL-Integration dar, da TFTs bei niedrigen Temperaturen verarbeitet werden können und somit zuvor hergestellte Vorrichtungen nicht beschädigen.
  • Nichtsdestotrotz können solche BEOL-Transistoren während des Ausbildens anderer BEOL-Vorrichtungen weiterhin Gasen in der Umgebung ausgesetzt werden. Zum Beispiel kann ein BEOL-Transistor Plasma und Luft in der Umgebung ausgesetzt werden. Umgebungsgase, wie z.B. Wasserstoff, können Schichten der BEOL-Transistoren beschädigen und die Wirksamkeit hergestellter Vorrichtungen beeinträchtigen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
    • 1A ist eine vertikale Querschnittsansicht einer ersten Beispielstruktur vor dem Ausbilden eines Arrays von TFTs gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1B ist eine vertikale Querschnittsansicht der ersten Beispielstruktur während des Ausbildens der BEOL-Transistoren gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1C ist eine vertikale Querschnittsansicht der ersten Beispielstruktur nach dem Ausbilden von Metall-Interconnect-Strukturen oberer Ebenen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden einer ersten dielektrischen Schicht über einem Substrat gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 2B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 2A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 3A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Ausbilden eines Wortleitungsgrabens in der ersten dielektrischen Schicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 3B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 3A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 4A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden eines metallischen Füllmaterials im Wortleitungsgraben, um eine Wortleitung auszubilden, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 4B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 4A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 5A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden eines Gatedielektrikumsdeckschicht- und eines Halbleiterdeckschichtmaterials gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 5B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 5A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 6A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Strukturieren der Gatedielektrikumsdeckschicht und der Halbleiterdeckschicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 6B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 6A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 7A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden einer Wasserstoffdiffusionsbarriere-Filmschicht über der strukturierten Gatedielektrikumsschicht und der Halbleiterschicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 7B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A' von 7A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 8A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Strukturieren des Wasserstoffdiffusionsbarrierefilms gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 8B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 8A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 9A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden einer zweiten dielektrischen Schicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 9B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 9A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 10 ist eine vertikale Querschnittsansicht eines TFT während eines Temperprozessschritts zum Ausbilden aktiver Gebiete gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 11A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Ausbilden von Durchkontaktierungsholräumen für Elektroden der aktiven Gebiete gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 11B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 11A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 12A ist eine Draufsicht auf eine fertige Struktur eines TFT nach dem Ausbilden von Elektroden der aktiven Gebiete gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 12B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 12A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 13 ist eine halbtransparente Draufsicht auf eine fertige Struktur eines TFT nach dem Ausbilden von Elektroden der aktiven Gebiete gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 14A ist eine halbtransparente Draufsicht auf eine fertige Struktur eines alternativen TFT nach dem Ausbilden von Elektroden der aktiven Gebiete gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 14B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 14A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 15A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden eines metallischen Füllmaterials im Sourceleitungsgraben und Drainleitungsgraben, um eine Sourceleitung und eine Drainleitung auszubilden, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 15B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 15A gezeichnet ist, gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung.
    • 16A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden einer flächendeckenden Halbleiterschicht über der Sourceleitung und der Drainleitung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 16B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 16A gezeichnet ist, gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung.
    • 17A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Strukturieren eines Halbleiterkanals über der Sourceleitung und der Drainleitung gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung.
    • 17B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 17A gezeichnet ist, gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung.
    • 18A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden einer Wasserstoffdiffusionsbarriere-Filmschicht, einer flächendeckenden Gatedielektrikumsschicht und einer flächendeckenden Wortleitungsschicht über dem Halbleiterkanal gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 18B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A' von 18A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 19A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Strukturieren des Wasserstoffdiffusionsbarrierefilms, der Gatedielektrikumsschicht und der Wortleitung gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung.
    • 19B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 19A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 20A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden einer zweiten dielektrischen Schicht gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung.
    • 20B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 20A gezeichnet ist, gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung.
    • 21 ist eine vertikale Querschnittsansicht eines TFT während eines Temperprozessschritts zum Ausbilden aktiver Gebiete gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung.
    • 22 ist ein Prozessablaufdiagramm eines Verfahrens zum Ausbilden eines TFT200 mit rückseitiger Gatesteuerung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 23 ist ein Prozessablaufdiagramm eines Verfahrens zum Ausbilden eines TFT400 mit vorderseitiger Gatesteuerung gemäß verschiedenen alternativen Ausführungsbeispielen der vorliegenden Offenbarung darstellt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Sofern nicht ausdrücklich anders angegeben, wird angenommen, dass jedes Element, das dieselbe Referenznummer aufweist, dieselbe Materialzusammensetzung und eine Dicke innerhalb desselben Dickenbereichs aufweist. Wie hier verwendet, beziehen sich die Begriffe „im Wesentlichen“ und „ungefähr“ auf eine Schwankung von +/- 5 %.
  • Die vorliegende Offenbarung richtet sich auf Halbleitervorrichtungen und insbesondere auf TFT-Vorrichtungen, die Wasserstoffdiffusionsbarrierefilme aufweisen, um eine Halbleiterkanalschicht vor einer Aussetzung gegenüber Umgebungsgasen, die die TFT-Leistungsfähigkeit beeinträchtigen können, zu schützen, und Verfahren zu deren Ausbildung.
  • Speichervorrichtungen weisen ein Gitter unabhängig funktionierender Speicherzellen auf, die auf einem Substrat ausgebildet sind. Speichervorrichtungen können flüchtige Speicherzellen und nicht flüchtige (NV) Speicherzellen aufweisen. Neue Speichertechnologien versuchen, mehr Daten zu geringeren Kosten zu speichern als die teuren in der Herstellung Siliziumchips, die von der gängigen Unterhaltungselektronik verwendet werden. Solche neuen Speichervorrichtungen können verwendet werden, um vorhandene Speichertechnologien, wie z.B. Flash-Speicher, in naher Zukunft zu ersetzen. Obwohl vorhandene resistive Direktzugriffsspeicher im Allgemeinen für ihre vorgesehenen Zwecke geeignet waren, sind sie mit Fortschreiten der Miniaturisierung nicht in jeder Hinsicht vollständig zufriedenstellend.
  • In manchen Speichervorrichtungen können CMOS-Transistoren als die Auswahltransistoren verwendet werden. Jedoch können Größenbegrenzungen der CMOS-Transistortechnologie den beschränkenden Faktor beim Verbessern der Größe und Speicherzellendichte von Speichervorrichtungen darstellen. Die verschiedenen hier beschriebenen Ausführungsformen stellen verbesserte TFTs bereit, die als Auswahltransistoren in verschiedenen Vorrichtungen verwendet werden können.
  • Ein TFT kann in einer BEOL-Position hergestellt werden. Durch Herstellen der TFTs in der BEOL-Position kann Funktionalität am BEOL hinzugefügt werden, während wertvolle Chipfläche im FEOL zur Verfügung gestellt werden kann. Des Weiteren stellen TFTs, die aus Oxidhalbleitern hergestellt werden, eine attraktive Option für die BEOL-Integration dar, da TFTs bei niedrigen Temperaturen verarbeitet werden können und somit zuvor hergestellte Vorrichtungen nicht beschädigen. Obwohl ein Herstellen von TFTs im BEOL die TFTs vor einer Vielzahl von harschen Bedingungen schützt, können BEOL-Transistoren während der Ausbildung anderer BEOL-Vorrichtungen weiterhin Gasen in der Umgebung ausgesetzt werden. Zum Beispiel kann ein BEOL-Transistor Plasma und Luft in der Umgebung ausgesetzt werden. Umgebungsgase, wie z.B. Wasserstoff, können Schichten der BEOL-Transistoren beschädigen und die Wirksamkeit hergestellter Vorrichtungen beeinträchtigen. Dementsprechend suchen die verschiedenen hier offenbarten Ausführungsformen, die TFTs zu schützen, indem eine Wasserstoffdiffusionsbarriere-Filmschicht aufgenommen wird.
  • Unter Bezugnahme auf 1A ist eine erste Beispielstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung vor dem Ausbilden eines Arrays von Speicherstrukturen gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung gezeigt. Die erste Beispielstruktur weist ein Substrat 8 auf, das eine Halbleitermaterialschicht 10 aufweist. Das Substrat 8 kann ein Bulk-Halbleitersubstrat, wie z.B. ein Siliziumsubstrat, in dem sich die Halbleitermaterialschicht kontinuierlich von einer oberen Fläche des Substrats 8 zu einer unteren Fläche des Substrats 8 erstreckt, oder eine Halbleiter-auf-Isolator-Schicht, die die Halbleitermaterialschicht 10 als eine obere Halbleiterschicht aufweist, die über einer vergrabenen Isolationsschicht (wie z.B. einer Siliziumdioxid-Schicht) liegt, aufweisen. Die Beispielstruktur kann verschiedene Vorrichtungsgebiete aufweisen, die ein Speicherarraygebiet 50 aufweisen können, in dem anschließend mindestens ein Array von nichtflüchtigen Speicherzellen ausgebildet werden kann.
  • Zum Beispiel kann das mindestens eine Array von nichtflüchtigen Speicherzellen resistive Direktzugriffsspeichervorrichtungen (RRAM- oder ReRAM-Vorrichtungen), magnetische/magnetoresistive Direktzugriffsspeichervorrichtungen (MRAM-Vorrichtungen), ferroelektrische Direktzugriffsspeichervorrichtungen (FeRAM-Vorrichtungen) und Phasenwechselspeichervorrichtungen (PCM-Vorrichtungen) aufweisen. Die Beispielstruktur kann außerdem ein peripheres Logikgebiet 52 aufweisen, in dem anschließend elektrische Verbindungen zwischen jedem Array von nichtflüchtigen Speicherzellen und einer peripheren Schaltung, die Feldeffekttransistoren aufweist, ausgebildet werden können. Flächen des Speicherarraygebiets 50 und des Logikgebiets 52 können zum Ausbilden verschiedener Elemente der peripheren Schaltung verwendet werden.
  • Halbleitervorrichtungen, wie z.B. Feldeffekttransistoren (FETs) können auf und/oder in der Halbleitermaterialschicht 10 während eines FEOL-Vorgangs ausgebildet werden. Zum Beispiel können flache Grabenisolationsstrukturen 12 in einem oberen Abschnitt der Halbleitermaterialschicht 10 ausgebildet werden, indem flache Gräben ausgebildet werden und anschließend die flachen Gräben mit einem dielektrischen Material, wie z.B. Siliziumdioxid, gefüllt werden. Andere geeignete dielektrische Materialien liegen innerhalb des Schutzumfangs der Offenbarung. Verschiedene dotierte Wannen (nicht ausdrücklich gezeigt) können in verschiedenen Gebieten des oberen Abschnitts der Halbleitermaterialschicht 10 ausgebildet werden, indem maskiere Ionenimplantationsprozesse durchgeführt werden.
  • Gatestrukturen 20 können über der oberen Fläche des Substrats 8 ausgebildet werden, indem eine Gatedielektrikumsschicht, eine Gateelektrodenschicht und eine Gateabdeckdielektrikumsschicht abgeschieden und strukturiert werden. Jede Gatestruktur 20 kann einen vertikalen Stapel eines Gatedielektrikums 22, einer Gateelektrode 24 und eines Gateabdeckdielektrikums 28 aufweisen, der hier als ein Gatestapel (22, 24, 28) bezeichnet wird. Ionenimplantationsprozesse können durchgeführt werden, um Verlängerungsimplantatgebiete auszubilden, die Sourceverlängerungsgebiete und Drainverlängerungsgebiete aufweisen können. Dielektrische Gatespacer 26 können um die Gatestapel (22, 24, 28) ausgebildet werden. Jede Anordnung eines Gatestapels (22, 24, 28) und eines dielektrischen Gatespacers 26 bildet eine Gatestruktur 20. Zusätzliche Ionenimplantationsprozesse können durchgeführt werden, die die Gatestrukturen 20 als selbstjustierende Implantationsmasken verwenden, um tiefe aktive Gebiete auszubilden. Solche tiefen aktiven Gebiete können tiefe Sourcegebiete und tiefe Draingebiete aufweisen. Obere Abschnitte der tiefen aktiven Gebiete können Abschnitte der Verlängerungsimplantatgebiete überlappen. Jede Kombination eines Verlängerungsimplantatgebiets und eines tiefen aktiven Gebiets kann ein aktives Gebiet 14 bilden, das je nach elektrischer Vorspannung ein Sourcegebiet oder ein Draingebiet sein kann. Ein Halbleiterkanal 15 kann unterhalb jedes Gatestapels (22, 24, 28) zwischen einem benachbarten Paar aktive Gebiete 14 ausgebildet werden. Metall-Halbleiter-Legierungsgebiete 18 können auf der oberen Fläche jedes aktiven Gebiets 14 ausgebildet werden. Feldeffekttransistoren können auf der Halbleitermaterialschicht10 ausgebildet werden. Jeder Feldeffekttransistor kann eine Gatestruktur 20, einen Halbleiterkanal 15, ein Paar aktive Gebiete 14 (von denen eines als ein Sourcegebiet und das andere als ein Draingebiet wirkt), und fakultativ Metall-Halbleiter-Legierungsgebiete 18 aufweisen. Komplementäre Metall-Oxid-Halbleiter-Schaltungen (CMOS-Schaltungen) 75 können auf der Halbleitermaterialschicht 10 bereitgestellt werden, die eine Peripherieschaltung für das (die) Array(s) von TFTs aufweisen kann, das (die) anschließend ausgebildet wird (werden).
  • Strukturen verschiedener Interconnect-Ebenen können anschließend ausgebildet werden, die vor dem Ausbilden eines Arrays von Finnen-Feldeffekttransistoren mit rückseitigem Gate ausgebildet werden und hier als Interconnect-Strukturen niedriger Ebene (Lo, L1, L2) bezeichnet werden. Im Fall, in dem ein zweidimensionales Array von TFTs anschließend über zwei Ebenen der Interconnect-Ebenen-Metallleitungen ausgebildet werden soll, können die Strukturen unterer Interconnect-Ebenen (L0, L1, L2) eine Struktur der Kontaktebene L0, eine Struktur der ersten Interconnect-Ebene L1 und eine Struktur der zweiten Interconnect-Ebene L2 aufweisen. Die Struktur der Kontaktebene L0 kann eine Planarisierungsdielektrikumsschicht 31A, die ein planarisierbares dielektrisches Material, wie z.B. Siliziumdioxid, aufweist, und verschiedene Kontaktdurchkontaktierungsstrukturen 41V, die ein entsprechendes von den aktiven Gebieten 14 oder den Gateelektroden 24 kontaktieren und innerhalb der Planarisierungsdielektrikumsschicht 31A ausgebildet sind, aufweisen. Die Struktur-der ersten Interconnect-Ebene L1 weist eine dielektrische Schicht 31B der ersten Interconnect-Ebene und erste Metallleitungen 41L, die innerhalb der dielektrischen Schicht 31B der ersten Interconnect-Ebene ausgebildet sind. Die dielektrische Schicht 31B der ersten Interconnect-Ebene wird auch als eine dielektrische Schicht der ersten Leitungsebene bezeichnet. Die ersten Metallleitungen 41L können eine entsprechende der Kontaktdurchkontaktierungsstrukturen 41V kontaktieren. Die Struktur der zweiten Interconnect-Ebene L2 weist eine dielektrische Schicht 32 der zweiten Interconnect-Ebene auf, die einen Stapel aus einer Dielektrikumsmaterialschicht der ersten Durchkontaktierungsebene und eine Dielektrikumsmaterialschicht der zweiten Leitungsebene oder eine Dielektrikumsmaterialschicht einer Leitungs- und-Durchkontaktierungsebene aufweisen kann. Die dielektrische Schicht 32 der zweiten Interconnect-Ebene kann sich dort innerhalb von Metall-Interconnect-Strukturen (42V, 42L) der zweiten Interconnect-Ebene gebildet haben, die erste Metalldurchkontaktierungsstrukturen 42V und zweite Metallleitungen 42L aufweisen. Obere Flächen der zweiten Metallleitungen 42L können mit der oberen Fläche der dielektrischen Schicht 32 der zweiten Interconnect-Ebene komplanar sein.
  • Unter Bezugnahme auf 1B kann ein Array 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen im Speicherarraygebiet 50 über der Struktur der zweiten Interconnect-Ebene L2 ausgebildet werden. Die Einzelheiten für die Struktur und die Verarbeitungsschritte für das Array 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen werden anschließend nachstehend ausführlich beschrieben. Eine dielektrische Schicht 33 dritter Interconnect-Ebene kann während des Ausbildens des Arrays 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen ausgebildet werden. Der Satz aller Strukturen, die auf der Ebene des Arrays 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungstransistoren ausgebildet sind, wird hier als eine Struktur dritter Interconnect-Ebene L3 bezeichnet.
  • Unter Bezugnahme auf 1C können Metall-Interconnect-Strukturen (43V, 43L) der dritten Interconnect-Ebene in der dielektrischen Schicht 33 der dritten Interconnect-Ebene ausgebildet werden. Die Metall-Interconnect-Strukturen (43V, 43L) der dritten Interconnect-Ebene können zweite Metall-Durchkontaktierungsstrukturen 43V und dritte Metallleitungen 43L aufweisen. Zusätzliche Interconnect-Ebenen-Strukturen können anschließend ausgebildet werden, die hier als Strukturen oberer Interconnect-Ebenen (L4, L5, L6, L7) bezeichnet werden. Zum Beispiel können die Strukturen oberer Interconnect-Ebenen (L4, L5, L6, L7) eine Struktur der vierten Interconnect-Ebene L4, eine Struktur der fünften Interconnect-Ebene L5, eine Struktur der sechsten Interconnect-Ebene L6 und eine Struktur der siebten Interconnect-Ebene L7 aufweisen. Die Struktur der vierten Interconnect-Ebene L4 kann eine dielektrische Schicht 34 der vierten Interconnect-Ebene aufweisen, in der Metall-Interconnect-Strukturen (44V, 44L) der vierten Interconnect-Ebene ausgebildet sind, die dritte Metalldurchkontaktierungsstrukturen 44V und vierte Metallleitungen 44L aufweisen können. Die Struktur der fünften Interconnect-Ebene L5 kann eine dielektrische Schicht 35 der fünften Interconnect-Ebene aufweisen, in der Metall-Interconnect-Strukturen (45V, 45L) der fünften Interconnect-Ebene ausgebildet sind, die vierte Metalldurchkontaktierungsstrukturen 45V und fünfte Metallleitungen 45L aufweisen können. Die Struktur der sechsten Interconnect-Ebene L6 kann eine dielektrische Schicht 36 der sechsten Interconnect-Ebene aufweisen, in der Metall-Interconnect-Strukturen (46V, 46L) der sechsten Interconnect-Ebene ausgebildet sind, die fünfte Metalldurchkontaktierungsstrukturen 46V und sechste Metallleitungen 46L aufweisen können. Die Struktur der siebten Interconnect-Ebene L7 kann eine dielektrische Schicht 37 der siebten Interconnect-Ebene aufweisen, in der sechste Metalldurchkontaktierungsstrukturen 47V (die Metall-Interconnect-Strukturen der siebten Interconnect-Ebene darstellen) und Metall-Bondpads 47B ausgebildet sind. Die Metall-Bondpads 47B können für ein Lötbonden ausgelegt sein (das C4-Kugelbonden oder Drahtbonden verwenden kann) oder können für ein Metall-zu-Metall-Bonden (wie z.B. Kupfer-zu-Kupfer-Bonden) ausgelegt sein.
  • Jede dielektrische Schicht einer Interconnect-Ebene kann als eine dielektrische Schicht der Interconnect-Ebene (ILD-Schicht) 30 bezeichnet werden. Alle Metall-Interconnect-Strukturen der Interconnect-Ebenen können als eine Metall-Interconnect-Struktur 40 bezeichnet werden. Jede zusammenhängende Kombination aus einer Metalldurchkontaktierungsstruktur und einer darüberliegenden Metallleitung, die innerhalb einer selben Interconnect-Ebenen-Struktur (L2 bis L7) angeordnet sind, kann sequenziell als zwei unterschiedliche Strukturen ausgebildet werden, indem zwei Single-Damascene-Prozesse verwendet werden, oder kann gleichzeitig als eine einheitliche Struktur ausgebildet werden, indem ein Dual-Damascene-Prozess verwendet wird. Jede der Metall-Interconnect-Strukturen 40 kann eine jeweilige Metallauskleidung (wie z.B. eine Schicht aus TiN, TaN oder WN, die eine Dicke in einem Bereich von 2 nm bis 20 nm aufweist) und ein entsprechendes metallisches Füllmaterial (wie z.B. W, Cu, Co, Mo, Ru, andere Elementmetalle, oder eine Legierung oder eine Kombination davon) aufweisen. Andere geeignete Materialien zum Verwenden als eine metallische Auskleidung und metallisches Füllmaterial liegen innerhalb des Schutzumfangs der Offenbarung. Verschiedene Ätzstopp-Dielektrikumsschichten und Dielektrikumsabdeckschichten können zwischen vertikal benachbarten Paaren von ILD-Schichten 30 eingeführt werden und können in einer oder mehreren der ILD-Schichten 30 aufgenommen werden.
  • Obwohl die vorliegende Offenbarung derart beschrieben ist, dass sie eine Ausführungsform verwendet, in der das Arrays 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen als eine Komponente einer Struktur der dritten Interconnect-Ebene L3 ausgebildet werden kann, werden hier ausdrücklich Ausführungsformen in Betracht gezogen, in denen das Arrays 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen als Komponenten einer Struktur einer beliebigen anderen Interconnect-Ebene (z.B. L1 bis L7) ausgebildet werden kann. Obwohl die vorliegende Offenbarung unter Verwendung einer Ausführungsform beschrieben wird, in der ein Satz von acht Interconnect-Ebenen-Strukturen ausgebildet wird, werden hier außerdem ausdrücklich Ausführungsformen in Betracht gezogen, in denen eine andere Anzahl von Interconnect-Ebenen-Strukturen verwendet wird. Außerdem werden hier ausdrücklich Ausführungsformen in Betracht gezogen, in denen zwei oder mehrere Arrays 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen innerhalb mehrerer Interconnect-Ebenen-Strukturen im Speicherarraygebiet 50 bereitgestellt werden können. Obwohl die vorliegende Offenbarung derart beschrieben ist, dass sie eine Ausführungsform verwendet, in der ein Array 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen in einer einzelnen Interconnect-Ebenen-Struktur ausgebildet werden kann, werden hier ausdrücklich Ausführungsformen in Betracht gezogen, in denen ein Arrays 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen über zwei angrenzenden Interconnect-Ebenen-Strukturen ausgebildet werden kann.
  • Herkömmliche TFTs weisen Source- und Drainelektroden auf, die eine Kanalschicht kontaktieren und eine Gateelektrode überlappen, die vom Kanal durch eine Gateisolationsschicht getrennt ist. Jedoch kann während der Herstellung ein Kanalgebiet der Kanalschicht durch Verarbeitungsbedingungen, wie z.B. Abscheidungsprozessplasma und/oder Kontakt mit Luft, beeinträchtigt werden. Außerdem kann es schwierig sein, das Ausbilden eines N+-dotierten Gebiets präzise zu steuern.
  • 2A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden einer ersten dielektrischen Schicht über einem Substrat gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 2B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 2A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 2A und 2B kann eine erste dielektrische Schicht 102 auf einem Substrat 100 abgeschieden werden. Das Substrat 100 kann ein beliebiges geeignetes Substrat sein, wie z.B. Kunststoff, Glas oder ein Halbleitersubstrat, und kann Steuerelemente aufweisen, die während FEOL-Prozessen ausgebildet werden. In einigen Ausführungsformen kann das Substrat 100 eine Schicht der dielektrischen Schicht der Interconnect-Ebene (ILD), wie z.B. Schicht 33 der dielektrischen Schicht der Interconnect-Ebene, sein. Die erste dielektrische Schicht 102 kann aus einem beliebigen geeigneten dielektrischen Material ausgebildet werden, wie vorstehend beschrieben. Die erste dielektrische Schicht 102 kann unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses abgeschieden werden. Hierbei geeignete Abscheidungsprozesse können eine chemische Gasphasenabscheidung (CVD), eine physikalische Gasphasenabscheidung (PVD), eine Atomlagenabscheidung (ALD), eine CVD mit hochdichtem Plasma (HDPCVD), eine metallorganische CVD (MOCVD), eine plasmaunterstützte CVD (PECVD), ein Sputtern, Laserablation oder dergleichen umfassen.
  • 3A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Ausbilden eines Wortleitungsgrabens in der ersten dielektrischen Schicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 3B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 3A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 3A und 3B kann eine Fotolackschicht 101 über der ersten dielektrischen Schicht 102 aufgetragen werden. Die Fotolackschicht 101 kann lithografisch strukturiert werden, um eine Linien- und Raum-Struktur auszubilden, die Fotolackmaterialstreifen aufweist, die sich entlang der ersten horizontalen Richtung hd1 erstrecken. Ein anisotroper Ätzprozess kann durchgeführt werden, um nicht maskierte Abschnitte der ersten dielektrischen Schicht 102 zu ätzen. Ein Wortleitungsgraben 103, der sich entlang der ersten horizontalen Richtung hd1 erstreckt, kann in Bereichen ausgebildet werden, die nicht durch die Fotolackmaterialstreifen maskiert sind. Der anisotrope Ätzprozess kann einen beliebigen geeigneten Ätzprozess verwenden, wie z.B. einen Nass- oder Trockenätzprozess. Die Fotolackschicht 101 kann anschließend, zum Beispiel durch Veraschen, entfernt werden.
  • 4A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden eines metallischen Füllmaterials im Wortleitungsgraben, um eine Wortleitung auszubilden, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 4B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 4A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 4A und 4B kann ein elektrisch leitfähiges Füllmaterial über der ersten dielektrischen Schicht 102 derart abgeschieden werden, dass es den Wortleitungsgraben 103 füllt. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um obere Flächen der ersten dielektrischen Schicht 102 und der Wortleitungen 110 zu planarisieren, und jegliches überschüssiges elektrisch leitfähiges metallisches Füllmaterial von der oberen Fläche der ersten dielektrischen Schicht 102 und dem Wortleitungsgraben 103 zu entfernen. Die Wortleitungen 110 können aus einem beliebigen geeigneten elektrisch leitfähigen metallischen Füllmaterial unter Verwendung eines beliebigen geeigneten Abscheidungsverfahrens, wie hier beschrieben, ausgebildet werden. Zum Beispiel können die Wortleitungen 110 aus Kupfer, Aluminium, Zirkonium, Titan, Titannitrid, Wolfram, Tantal, Tantalnitrid, Ruthenium, Palladium, Platin, Kobalt, Nickel, Iridium, Legierungen davon oder dergleichen ausgebildet werden. Andere geeignete elektrisch leitfähige metallische Füllmaterialien liegen innerhalb des Schutzumfangs der Offenbarung.
  • 5A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden eines flächendeckenden Gatedielektrikumsschicht- und eines Halbleiterdeckschichtmaterials gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 5B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 5A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 5A und 5B können eine Gatedielektrikums-Materialschichtdeckenschicht 116L und eine Halbleitermaterialdeckenschicht 120L auf der ersten dielektrischen Schicht 102 derart abgeschieden werden, dass sie die Wortleitungen 110 abdecken. Insbesondere kann die Gatedielektrikumsdeckschicht 116L aus einem beliebigen geeigneten dielektrischen Material unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses, wie hier beschrieben, ausgebildet werden. Die Halbleitermaterialdeckschicht 120L kann unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses, wie hier beschrieben, abgeschieden werden. Die Halbleitermaterialdecke 120L kann Polysilizium, amorphes Silizium oder ein Metalloxid-Halbleitermaterial, wie z.B. InGaZnO (IGZO), Indiumzinnoxid (ITO), InWO, InZnO, InSnO, GaOx, InOx, oder dergleichen aufweisen. Jedoch liegen andere geeignete Halbleitermaterialien innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • 6A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Strukturieren der flächendeckenden dielektrischen Schicht und der flächendeckenden Halbleiterschicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 6B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 6A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 6A und 6B kann die flächendeckende Halbleitermaterialschicht 120L strukturiert werden, um eine Halbleiterschicht 120 auszubilden. Insbesondere kann eine Fotolackschicht 101 über der flächendeckenden Halbleitermaterialschicht 120L aufgetragen werden. Die Fotolackschicht 101 kann lithografisch strukturiert werden, um eine Linienstruktur auszubilden, die Fotolackmaterialstreifen aufweist, die sich entlang der zweiten horizontalen Richtung hd2 erstrecken. Ein anisotroper Ätzprozess kann durchgeführt werden, um nicht maskierte Abschnitte der flächendeckenden Halbleitermaterialschicht 120L zu ätzen. Eine Halbleiterschicht 120 und ein Gatedielektrikum 116 können in Bereichen, die durch die Fotolackmaterialstreifen nicht maskiert sind, ausgebildet werden, wobei sich beide entlang der zweiten horizontalen Richtung hd2 erstrecken. Der anisotrope Ätzprozess kann einen beliebigen geeigneten Ätzprozess verwenden, wie z.B. einen Nass- oder Trockenätzprozess. Die Fotolackschicht 101 kann anschließend zum Beispiel durch Veraschen entfernt werden.
  • Wie in 6A und 6B dargestellt, kann die Gatedielektrikumsschicht 116 ebenfalls geätzt werden. Jedoch kann in anderen Ausführungsformen die flächendeckende Halbleitermaterialschicht 120L selektiv in Bezug auf die Gatedielektrikumsschicht geätzt werden (z.B. kann die Gatedielektrikumsschicht 116L im Wesentlichen ungeätzt bleiben).
  • 7A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden einer Wasserstoffdiffusionsbarriere-Filmschicht über der strukturierten Gatedielektrikumsschicht und der Halbleiterschicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 7B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 7A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 7A und 7B kann eine Barrierematerialdeckschicht 122L über der Halbleiterschicht 120 und dem darunterliegenden Gatedielektrikum 116 abgeschieden werden. Die Barrierematerialdeckschicht 122L kann unter Verwendung eines beliebigen geeigneten hier beschriebenen Abscheidungsprozesses, wie z.B. Sputtern, CVD, oder dergleichen, abgeschieden werden. Die Barrierematerialdeckschicht 122L kann ein dielektrisches Wasserstoffdiffusionsbarrierematerial, wie z.B. Aluminiumoxid (Al2O3), Siliziumkarbid, Siliziumoxinitrid, gestapeltes Siliziumdioxid/-nitrid oder dergleichen aufweisen. Jedoch liegen andere dielektrische Wasserstoffdiffusionsbarrierematerialien innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • 8A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Strukturieren des Wasserstoffdiffusionsbarrierefilms gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 8B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 8A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 8A und 8B kann die Wasserstoffdiffusionsbarrierefilm-Materialschicht 122L strukturiert werden, um einen Wasserstoffdiffusionsbarrierefilm 122 auszubilden. Insbesondere kann eine Fotolackschicht 101 über der Wasserstoffdiffusionsbarrierefilm-Materialschicht 122L aufgetragen werden. Die Fotolackschicht 101 kann lithografisch strukturiert werden, um eine Linienstruktur auszubilden, die Fotolackmaterialstreifen aufweist, die sich entlang der ersten horizontalen Richtung hd1 erstrecken. Ein anisotroper Ätzprozess kann durchgeführt werden, um nicht maskierte Abschnitte der Wasserstoffdiffusionsbarrierefilm-Materialschicht 122L zu ätzen. Ein Wasserstoffdiffusionsbarrierefilm 122 kann in Bereichen, die durch die Fotolackmaterialstreifen nicht maskiert sind, derart ausgebildet werden, dass es sich entlang der ersten horizontalen Richtung hd1 erstreckt. Der anisotrope Ätzprozess kann einen beliebigen geeigneten Ätzprozess verwenden, wie z.B. einen Nass- oder Trockenätzprozess. Die Fotolackschicht 101 kann anschließend zum Beispiel durch Veraschen entfernt werden. Der resultierende Wasserstoffdiffusionsbarrierefilm 122 kann eine Dicke im Bereich von ungefähr 1 nm bis ungefähr 200 nm, wie z.B. von ungefähr 1 nm bis ungefähr 20 nm, aufweisen, obwohl dickere oder dünnere Wasserstoffdiffusionsbarrierefilme verwendet werden können.
  • 9A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden einer zweiten dielektrischen Schicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 9B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 9A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 9A und 9B kann eine zweite dielektrische Schicht 106 auf dem Wasserstoffdiffusionsbarrierefilm 122, der Halbleiterschicht 120, der Gatedielektrikumsschicht 116 und der ersten dielektrischen Schicht 102 abgeschieden werden. Insbesondere kann die zweite dielektrische Schicht 106 ausgebildet werden, indem ein beliebiges geeignetes dielektrisches Material unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses, wie hier beschrieben, abgeschieden wird. Zum Beispiel kann in einigen Ausführungsformen die zweite dielektrische Schicht 106 aus Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4) und/oder Siliziumoxinitrid (SiNxOy) ausgebildet werden. Andere geeignete dielektrische Schichtmaterialien liegen innerhalb des Schutzumfangs der Offenbarung. Das Material der zweiten dielektrischen Schicht 106 kann dem Material der ersten dielektrischen Schicht 102 gleich oder von ihm verschieden sein. Die zweite dielektrische Schicht 106 bettet die TFT-Vorrichtung im Wesentlichen ein.
  • 10 ist eine vertikale Querschnittsansicht eines TFT während eines Temperprozessschritts zum Ausbilden aktiver Gebiete gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 10 kann die in 9A und 9B dargestellte eingebettete Struktur einem Temperprozess unterzogen werden. Der Temperprozess diffundiert Wasserstoff in Abschnitte der Halbleiterschicht 120, um ein aktives Draingebiet 120D und ein aktives Sourcegebiet 120S auszubilden. Insbesondere kann die in 9A und 9B dargestellte eingebettete Struktur auf eine Temperatur von mindestens 100 °C, wie z.B. eine Temperatur im Bereich von ungefähr 100 °C bis ungefähr 300 °C, erhitzt werden. In verschiedenen Ausführungsformen kann der Temperprozess in einer Atmosphäre, die Wasserstoffgas (H2) enthält, oder in einer Atmosphäre, die H2 und Stickstoffgas (N2) enthält, durchgeführt werden. In einigen Ausführungsformen kann das Tempern in einer inerten Atmosphäre durchgeführt werden, und die zweite dielektrische Schicht 106 kann eingeschlossenen Wasserstoff aufweisen.
  • Der Wasserstoff kann durch die zweite dielektrische Schicht 106 und in gegenüberliegende Abschnitte der Halbleiterschicht 120 diffundieren, um N+-dotierte Source- und Draingebiete 120S, 120D auszubilden. Der Wasserstoffdiffusionsbarrierefilm 122 kann verhindern, dass Umgebungswasserstoff in einen Bereich der Halbleiterschicht 120 diffundiert. Von daher kann ein Halbleiterkanalgebiet 120C in der Halbleiterschicht 120 unterhalb des Wasserstoffdiffusionsbarrierefilms 122 zwischen den Source- und Draingebieten 120S, 120D ausgebildet werden. Auf diese Weise kann ein selbstjustierender Prozess zum Ausbilden der aktiven Gebiete verwendet werden. Insbesondere können die Source- und Draingebiete 120S, 120D einen höheren Wasserstoffgehalt (z.B. ein Dotierungsniveau) aufweisen als das Kanalgebiet 120C.
  • 11A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Ausbilden von Hohlräumen der Elektroden der aktiven Gebiete gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 11B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 11A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 11A und 11B kann die zweite dielektrische Schicht 106 strukturiert werden, um Durchkontaktierungshohlräume 105 der Elektroden der aktiven Gebiete auszubilden. Insbesondere kann eine Fotolackschicht (nicht dargestellt) über der zweiten dielektrischen Schicht 106 aufgetragen werden. Die Fotolackschicht kann lithografisch strukturiert werden, um eine Struktur auszubilden, die Durchkontaktierungsräume aufweist. Die strukturierte Fotolackschicht kann strukturiert werden, um eine beliebige Vielfalt von Durchkontaktierungsräumen aufzuweisen. Obwohl ein im Wesentlichen kreisförmiger Durchkontaktierungsraum in 11A und 11B dargestellt ist, kann zum Beispiel eine quadratische, rechteckige oder eine beliebige geschlossene Polygonform verwendet werden. Ein anisotroper Ätzprozess kann durchgeführt werden, um nicht maskierte Abschnitte der zweiten dielektrischen Schicht 106 zu ätzen. Ein Durchkontaktierungshohlraum 105 für eine Elektrode des aktiven Gebiets kann derart ausgebildet werden, dass er sich von einer oberen Fläche der zweiten dielektrischen Schicht 106 hindurch erstreckt, um einen Abschnitt des aktiven Sourcegebiets 120S und des aktiven Draingebiets 120D freizulegen. In einigen Ausführungsformen können die Durchkontaktierungshohlräume 105 der Elektroden der aktiven Gebiete den Wasserstoffdiffusionsbarrierefilm 122 überlappen. Daher können Seitenwandabschnitte und ein Abschnitt der oberen Fläche des Wasserstoffdiffusionsbarrierefilms 122 in der Unterseite der Durchkontaktierungshohlräume 105 der Elektroden der aktiven Gebiete freigelegt sein. Der anisotrope Ätzprozess kann einen beliebigen geeigneten Ätzprozess verwenden, wie z.B. einen Nass- oder Trockenätzprozess. Die Fotolackschicht (nicht dargestellt) kann anschließend zum Beispiel durch Veraschen entfernt werden.
  • 12A ist eine Draufsicht auf eine fertige Struktur eines TFT nach dem Ausbilden von Elektroden der aktiven Gebiete gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 12B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 12A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 12A und 12B können eine Sourceelektrode 112 (z.B. eine Sourceleitung) und eine Drainelektrode 114 (z.B. eine Bitleitung) in den Durchkontaktierungshohlräumen 105 der Elektroden der aktiven Gebiete ausgebildet werden. Insbesondere kann ein elektrisch leitfähiges metallisches Füllmaterial über der zweiten dielektrischen Schicht 106 und in den Durchkontaktierungshohlräumen 105 der Elektroden der aktiven Gebiete abgeschieden werden. Ein Planarisierungsprozess, wie z.B. CMP, kann dann durchgeführt werden, um jegliches überschüssiges elektrisch leitfähiges metallisches Füllmaterial zu entfernen. Der Planarisierungsprozess kann eine obere Fläche der Sourceelektrode 112 (z.B. Sourceleitung) und der Drainelektrode 114 (z.B. Bitleitung) und eine obere Fläche der zweiten dielektrischen Schicht 106 derart bereitstellen, dass sie komplanar sind. In einigen Ausführungsformen kann eine metallische Auskleidung (nicht dargestellt), wie z.B. TiN, in den Durchkontaktierungshohlräumen 105 der Elektroden der aktiven Gebiete vor dem Abscheiden des elektrisch leitfähigen metallischen Füllmaterials abgeschieden werden, um eine bessere elektrische Konnektivität zwischen der Sourceelektrode 112 und der Drainelektrode 114 und jeweils dem aktiven Sourcegebiet 120S bzw. dem Draingebiet 120D bereitzustellen. Ein fertiger TFT 200 mit rückseitiger Gatesteuerung, der mit verschiedenen Ausführungsformen der vorliegenden Offenbarung übereinstimmt, kann auf dem Substrat 100 ausgebildet werden.
  • 13 ist eine halbtransparente Draufsicht auf eine fertige Struktur eines TFT 200 nach dem Ausbilden von Elektroden der aktiven Gebiete gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 12A, 12B und 13 können die Sourceelektrode 112 und die Drainelektrode 114 Abschnitte des Kanalgebiets 120C und der Wortleitung 110 in einer vertikalen Richtung, die senkrecht zu einer Ebene des Substrats 100 ist, überlappen. Mit anderen Worten kann eine Trenndistanz D zwischen der Sourceelektrode 112 und der Drainelektrode 114 kleiner sein als eine Breite C des Kanalgebiets 120C. Die Trenndistanz D zwischen der Sourceelektrode 112 und der Drainelektrode 114 kann auch kleiner sein als eine Breite W der Wortleitung 110. Die Sourceelektrode 112 und die Drainelektrode 114 können jeweils mit dem Sourcegebiet 120S bzw. dem Draingebiet 120D elektrisch verbunden werden.
  • 14A ist eine halbtransparente Ansicht einer fertigen Struktur eines TFT 300 mit rückseitiger Gatesteuerung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 14B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 14A gezeichnet ist. Unter Bezugnahme auf 14A und 14B kann die strukturierte Fotolackschicht, die zum Ausbilden der Durchkontaktierungshohlräume 105 der Elektroden der aktiven Gebiete verwendet wird, derart modifiziert werden, dass eine Trenndistanz D zwischen der Source- und der Drainelektrode 112, 114 größer ist als die Breite W der Wortleitung 110. Insbesondere können die Source- und Drainelektroden 112, 114 vertikal die Source- und Draingebiete 120S, 120D überlappen, aber sie überlappen vertikal möglicherweise nicht die Wortleitung 110 oder das Kanalgebiet 120C. Eine Breite C des Kanalgebiets 120C kann der Breite W der Wortleitung 110 gleich oder kleiner als sie sein.
  • In alternativen Ausführungsformen kann ein TFT 400 mit vorderseitiger Gatesteuerung mit einem Wasserstoffdiffusionsbarrierefilm ausgebildet werden, um zu verhindern, dass Wasserstoff versehentlich in ein Kanalgebiet 120C diffundiert. Zum Beispiel kann in der alternativen Ausführungsform zum Ausbilden eines TFT mit vorderseitiger Gatesteuerung die vorstehend in 2A und 2B ausgebildete Zwischenstruktur in der alternativen Ausführungsform verwendet werden. 15A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden eines metallischen Füllmaterials im Sourceleitungsgraben und Drainleitungsgraben, um eine Sourceleitung und eine Drainleitung auszubilden, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 15B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 15A gezeichnet ist, gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 15A und 15B kann eine Fotolackschicht (nicht dargestellt) über der ersten dielektrischen Schicht 102 aufgetragen werden. In Ausführungsformen von TFTs mit vorderseitiger Gatesteuerung kann die erste dielektrische Schicht 102 ein dielektrisches Wasserstoffdiffusionsbarrierematerial, wie z.B. Aluminiumoxid (Al2O3), Siliziumkarbid, Siliziumoxinitrid, gestapeltes Siliziumdioxid/-nitrid oder dergleichen aufweisen. Die Fotolackschicht kann lithografisch strukturiert werden, um eine Linien- und Raum-Struktur auszubilden, die Fotolackmaterialstreifen aufweist, die sich entlang der ersten horizontalen Richtung hd1 mit einer Periodizität entlang einer zweiten horizontalen Richtung hd2 erstrecken. Ein anisotroper Ätzprozess kann durchgeführt werden, um nicht maskierte Abschnitte der ersten dielektrischen Schicht 102 zu ätzen. Ein Sourceleitungsgraben (nicht dargestellt) und ein Bitleitungsgraben (Drainleitung) (nicht dargestellt), die sich entlang der ersten horizontalen Richtung hd1 erstrecken, können in Bereichen ausgebildet werden, die nicht durch die Fotolackmaterialstreifen maskiert sind. Der anisotrope Ätzprozess kann einen beliebigen geeigneten Ätzprozess verwenden, wie z.B. einen Nass- oder Trockenätzprozess. Die Fotolackschicht kann anschließend zum Beispiel durch Veraschen entfernt werden.
  • Eine elektrisch leitfähige metallische Füllmaterialschicht kann über der ersten dielektrischen Schicht 102 und im Sourceleitungsgraben und Drainleitungsgraben abgeschieden werden, um die Sourceleitung 112 und Bitleitung (Drainleitung) 114 innerhalb der ersten dielektrischen Schicht 102 auszubilden. Überschüssiges elektrisch leitfähiges metallisches Füllmaterial kann in einem Planarisierungsprozess, wie z.B. einem CMP, entfernt werden, so dass die oberen Flächen der Sourceleitung 112 und der Bitleitung (Drainleitung) 114 mit der oberen Fläche der ersten dielektrischen Schicht 102 komplanar sind.
  • 16A ist eine Draufsicht auf eine Zwischenstruktur eines TFT mit vorderseitiger Gatesteuerung nach dem Abscheiden einer Halbleiterdeckschicht über der Sourceleitung und der Drainleitung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 16B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 16A gezeichnet ist, gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 16A und 16B kann eine Halbleitermaterial-Deckschicht 120L auf der ersten dielektrischen Schicht 102 derart ausgebildet werden, dass sie die Sourceleitung und die Bitleitung (Drainleitung) 114 abdeckt. Die Halbleitermaterialdeckschicht 120L kann ein beliebiges geeignetes Halbleitermaterial, wie z.B. amorphes Silizium Polysilizium oder ein Metalloxid-Halbleitermaterial, wie z.B. InGaZnO (IGZO), Indiumzinnoxid (ITO), InWO, InZnO, InSnO, GaOx, InOx, oder dergleichen aufweisen. Jedoch liegen andere geeignete Halbleitermaterialien innerhalb des Schutzumfangs der vorliegenden Offenbarung.
  • 17A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Strukturieren eines Halbleiterkanals über der Sourceleitung und der Drainleitung gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung. 17B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 17A gezeichnet ist, gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 17A und 17B kann die Halbleitermaterialdeckschicht 120L strukturiert werden, um eine Halbleiterschicht 120 auszubilden. Insbesondere kann eine Fotolackschicht 101 über der Halbleitermaterialdeckschicht 120L aufgetragen werden. Die Fotolackschicht 101 kann lithografisch strukturiert werden, um eine Linienstruktur auszubilden, die Fotolackmaterialstreifen aufweist, die sich entlang der zweiten horizontalen Richtung hd2 erstrecken. Ein anisotroper Ätzprozess kann durchgeführt werden, um nicht maskierte Abschnitte der Halbleitermaterialdeckschicht 120L zu ätzen. Ein Kanalgebiet 120C kann in Bereichen, die durch die Fotolackmaterialstreifen nicht maskiert sind, ausgebildet werden, so dass es sich entlang der zweiten horizontalen Richtung hd2 erstreckt. Der anisotrope Ätzprozess kann einen beliebigen geeigneten Ätzprozess verwenden, wie z.B. einen Nass- oder Trockenätzprozess. Die Fotolackschicht 101 kann anschließend zum Beispiel durch Veraschen entfernt werden.
  • 18A ist eine Draufsicht auf eine Zwischenstruktur eines TFT nach dem Abscheiden einer Wasserstoffdiffusionsbarriere-Filmschicht, einer Gatedielektrikumsdeckschicht und einer Wortleitungsdeckschicht über dem Halbleiterkanal gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 18B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 18A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 18A und 18B können eine Wasserstoffdiffusionsbarrierematerial-Deckschicht 122L, eine Gatedielektrikumsmaterial-Deckschicht 116L und eine Deckschicht 110L eines leitfähigen Wortleitungsgatematerials sequenziell über der ersten Halbleiterschicht 102 und dem Kanalgebiet 120C abgeschieden werden. Die Schichten 122L, 116L, 110L können aus Materialien und unter Verwendung von Abscheidungsverfahren, wie vorstehend beschrieben, ausgebildet werden. Zum Beispiel kann die Wasserstoffdiffusionsbarrierematerial-Deckschicht 122L Al2O3 aufweisen, die Gatedielektrikumsmaterialschicht 116L kann ein dielektrisches Material aufweisen, und die leitfähige Wortleitungsgatematerial-Deckschicht 110L kann ein elektrisch leitfähiges Material aufweisen, wie vorstehend besprochen.
  • 19A ist eine Draufsicht auf eine Zwischenstruktur eines TFT mit vorderseitiger Gatesteuerung nach dem Strukturieren des Wasserstoffdiffusionsbarrierefilms, der Gatedielektrikumsschicht und der Wortleitung gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung. 19B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 19A gezeichnet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 19A und 19B können die Wasserstoffdiffusionsbarriere-Deckschicht 122L, die Gatedielektrikumsmaterial-Deckschicht 116L und die leitfähige Wortleitungsgatematerial-Deckschicht 110L strukturiert werden, um einen Wasserstoffdiffusionsbarrierefilm 122, eine Gatedielektrikumsschicht 116 und eine Wortleitung 110 (z.B. eine Gateelektrode) auszubilden. Insbesondere kann eine Fotolackschicht 101 über der leitfähigen Wortleitungsgatematerial-Deckschicht 110L und der darunterliegenden Gatedielektrikumsmaterial-Deckschicht 116L und der Wasserstoffdiffusionsbarriere-Deckschicht 122L angewendet werden. Die Fotolackschicht 101 kann lithografisch strukturiert werden, um eine Linienstruktur auszubilden, die Fotolackmaterialstreifen aufweist, die sich entlang der ersten horizontalen Richtung hd1 erstrecken. Ein anisotroper Ätzprozess kann durchgeführt werden, um nicht maskierte Abschnitte der Wasserstoffdiffusionsbarriere-Deckschicht 122L, der Gatedielektrikumsmaterial-Deckschicht 116L und der leitfähigen Wortleitungsgatematerial-Deckenschicht 110L zu ätzen. Ein Wasserstoffdiffusionsbarrierefilm 122, eine Gatedielektrikumsschicht 116 und eine Wortleitung 110 können in Bereichen, die durch die Fotolackmaterialstreifen nicht maskiert sind, derart ausgebildet werden, dass es sich entlang der ersten horizontalen Richtung hd1 erstrecken. Der anisotrope Ätzprozess kann einen beliebigen geeigneten Ätzprozess verwenden, wie z.B. einen Nass- oder Trockenätzprozess. Die Fotolackschicht 101 kann anschließend zum Beispiel durch Veraschen entfernt werden.
  • 20A ist eine Draufsicht auf eine Zwischenstruktur eines TFT mit vorderseitiger Gatesteuerung nach dem Abscheiden einer zweiten dielektrischen Schicht gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung. 20B ist eine vertikale Querschnittsansicht, die entlang der Linie A-A` von 20A gezeichnet ist, gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 20A und 20B kann eine zweite dielektrische Schicht 106 auf dem Wasserstoffdiffusionsbarrierefilm 122, der Halbleiterschicht 120, der Gatedielektrikumsschicht 116 und der ersten dielektrischen Schicht 102 abgeschieden werden. Insbesondere kann die zweite dielektrische Schicht 106 ausgebildet werden, indem ein beliebiges geeignetes dielektrisches Material unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses, wie hier beschrieben, abgeschieden wird. Zum Beispiel kann in einigen Ausführungsformen die zweite dielektrische Schicht 106 aus Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4) und/oder Siliziumoxinitrid (SiNxOy) ausgebildet werden. Andere geeignete dielektrische Schichtmaterialien liegen innerhalb des Schutzumfangs der Offenbarung. Das Material der zweiten dielektrischen Schicht 106 kann dem Material der ersten dielektrischen Schicht 102 gleich oder von ihm verschieden sein. Die zweite dielektrische Schicht 106 bettet die TFT-Vorrichtung mit vorderseitiger Gatesteuerung im Wesentlichen ein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um einen überschüssigen Abschnitt der zweiten dielektrischen Schicht 106 zu entfernen. Die obere Fläche der zweiten dielektrischen Schicht 106 und die obere Fläche einer Wortleitung 110 können komplanar sein.
  • 21 ist eine vertikale Querschnittsansicht eines TFT mit vorderseitiger Gatesteuerung während eines Temperprozessschritts zum Ausbilden aktiver Gebiete gemäß verschiedenen alternativen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 21, kann die in 20A und 20B dargestellte eingebettete Struktur einem Temperprozess unterzogen werden. Der Temperprozess diffundiert Wasserstoff in Abschnitte der Halbleiterschicht 120, um ein aktives Draingebiet 120D und Sourcegebiet 120S auszubilden. Insbesondere kann die in 9A und 9B dargestellte geschichtete Struktur auf eine Temperatur von mindestens 100 °C, wie z.B. eine Temperatur im Bereich von ungefähr 100 °C bis ungefähr 300 °C, erhitzt werden. In verschiedenen Ausführungsformen kann der Temperprozess in einer Atmosphäre, die Wasserstoffgas (H2) enthält, oder in einer Atmosphäre, die H2 und Stickstoffgas (N2) enthält, durchgeführt werden. In einigen Ausführungsformen kann das Tempern in einer inerten Atmosphäre durchgeführt werden, und die zweite dielektrische Schicht 106 kann eingeschlossenen Wasserstoff aufweisen.
  • Der Wasserstoff kann durch die zweite dielektrische Schicht 106 und in gegenüberliegende Abschnitte der Halbleiterschicht 120 diffundieren, um N+-dotierte Source- und Draingebiete 120S, 120D auszubilden. Der Wasserstoffdiffusionsbarrierefilm 122 kann verhindern, dass Umgebungswasserstoff in einen Bereich der Halbleiterschicht 120 diffundiert. Von daher kann ein Halbleiterkanalgebiet 120C in der Halbleiterschicht 120 unterhalb des Wasserstoffdiffusionsbarrierefilms 122 zwischen den Source- und Draingebieten 120S, 120D ausgebildet werden. Auf diese Weise kann ein selbstjustierender Prozess zum Ausbilden der aktiven Gebiete verwendet werden. Insbesondere können die Source- und Draingebiete 120S, 120D einen höheren Wasserstoffgehalt (z.B. ein Dotierungsniveau) aufweisen als das Kanalgebiet 120C. Insbesondere kann das Kanalgebiet 120C im Wesentlichen frei von Wasserstoffdotierung sein Von daher kann mindestens ein TFT 400 mit vorderseitiger Gatesteuerung auf dem Substrat 100 ausgebildet werden.
  • Eine Trenndistanz D zwischen der Sourceleitung 112 und der Bitleitung (Drainleitung) 114 kann größer sein als eine Breite W des Kanalgebiets 120C und der Wortleitung 110. Mit anderen Worten überlappen die Sourceleitung 112 und die Bitleitung (Drainleitung) 114 vertikal möglicherweise nicht das Kanalgebiet 120C oder die Wortleitung 110. Die Sourceleitung 112 und die Bitleitung (Drainleitung) 114 können jeweils mit dem Sourcegebiet 120S bzw. dem Draingebiet 120D elektrisch verbunden werden.
  • 22 ist ein Prozessablaufdiagramm eines Verfahrens zum Ausbilden eines TFT200 mit rückseitiger Gatesteuerung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 2A bis 14B und 22 kann bei Vorgang 2201 eine erste dielektrische Schicht 102 über einem Substrat 100 abgeschieden werden. Bei Vorgang 2202 kann die erste dielektrische Schicht 102 strukturiert werden, um Wortleitungsgräben 103 auszubilden. Bei Vorgang 2203 kann ein metallisches Füllmaterial über der ersten dielektrischen Schicht 102 und in den Wortleitungsgräben 103 abgeschieden werden, um die Wortleitung 110 auszubilden. Die erste dielektrische Schicht 102 und die Wortleitung 110 können planarisiert werden, so dass die obere Fläche der ersten dielektrischen Schicht 102 und der Wortleitung komplanar sind. Bei Vorgang 2204 können eine Gatedielektrikumsdeckschicht 116L und eine Halbleitermaterialdeckschicht 120L sequenziell über der ersten dielektrischen Schicht 102 und den Wortleitungen 110 abgeschieden werden. Bei Vorgang 2205 können die Halbleitermaterial-Deckschicht 120L und die Gatedielektrikum-Deckschicht 116L strukturiert werden, um einen ersten Kanalabschnitt 120 und eine Gatedielektrikumsschicht 116 auszubilden. Bei Vorgang 2206 kann eine Wasserstoffdiffusionsbarriere-Deckschicht 122L über der ersten Kanalabschnitt 120 und der Gatedielektrikumsschicht 116 abgeschieden werden. Bei Vorgang 2207 kann die Wasserstoffdiffusionsbarriere-Deckschicht 122L strukturiert werden, um einen Wasserstoffdiffusionsbarrierefilm 122 auszubilden. Bei Vorgang 2208 kann eine zweite dielektrische Schicht 106 über dem Wasserstoffdiffusionsbarrierefilm, dem Halbleiterkanal 120 und der Gatedielektrikumsschicht 116 abgeschieden werden. Bei Vorgang 2209 kann die gesamte Zwischenstruktur getempert werden, um Umgebungswasserstoff in Abschnitte der Halbleiterschicht 120 zu diffundieren, um ein aktives Draingebiet 120D und ein aktives Sourcegebiet 120S auszubilden. Bei Vorgang 2210 kann die zweite dielektrische Schicht 106 strukturiert werden, um Durchkontaktierungshohlräume 105 für Elektroden der aktiven Gebiete auszubilden. Bei Vorgang 2211 kann ein metallisches Füllmaterial über der zweiten dielektrischen Schicht 106 und in den Durchkontaktierungshohlräumen 105 der Elektroden der aktiven Gebiete abgeschieden werden, um Source- und Drainelektroden 112, 114 auszubilden. Die zweite dielektrische Schicht 106 und die Source- und Drainelektroden 112, 114 können planarisiert werden, so dass die obere Fläche der zweiten dielektrischen Schicht 106 und der Source und Drainelektroden 112, 114 komplanar sind.
  • 23 ist ein Prozessablaufdiagramm eines Verfahrens zum Ausbilden eines TFT400 mit vorderseitiger Gatesteuerung gemäß verschiedenen Ausführungsbeispielen der vorliegenden Offenbarung darstellt. Unter Bezugnahme auf 2A, 2B und 15A bis 21 kann bei Vorgang 2301 eine erste dielektrische Schicht 102 über einem Substrat 100 abgeschieden werden. In Ausführungsformen von TFTS mit vorderseitiger Gatesteuerung kann die erste dielektrische Schicht 102 aus einem dielektrischen Wasserstoffdiffusionsbarrierematerial, wie z.B. Aluminiumoxid (Al2O3), Siliziumkarbid, Siliziumoxinitrid, gestapelten Siliziumdioxid/-nitrid oder dergleichen ausgebildet werden. Bei Vorgang 2302 kann die erste dielektrische Schicht 102 strukturiert werden, um Sourceleitungsgräben und Bitleitungsgräben (Drainleitungsgräben) 103 auszubilden. Ein metallisches Füllmaterial kann über der ersten dielektrischen Schicht 102 und in den Sourceleitungsgräben und Bitleitungsgräben (Drainleitungsgraben) 103 abgeschieden werden, um die Sourceleitung 112 und Bitleitung (Drainleitung) 114 auszubilden. Die erste dielektrische Schicht 102 und die Sourceleitung 112 und die Bitleitung (Drainleitung) 114 können planarisiert werden, so dass die obere Fläche der ersten dielektrischen Schicht 102 und der Sourceleitung 112 und der Bitleitung (Drainleitung) 114 komplanar sind. Bei Vorgang 2303 kann eine Halbleitermaterial-Deckschicht 120L über der ersten dielektrischen Schicht 102 und der Sourceleitung 112 und der Bitleitung (Drainleitung) 114 abgeschieden werden. Bei Vorgang 2304 kann die Halbleitermaterialdeckschicht 120L strukturiert werden, um einen ersten Kanalabschnitt 120 auszubilden. Bei Vorgang 2305 können eine Wasserstoffdiffusionsbarriere-Materialdeckschicht 122L, eine Gatedielektrikumsdeckschicht 116L und eine leitfähige Wortleitungsgatematerial-Deckschicht 110L sequenziell über dem ersten Kanalabschnitt 120 abgeschieden werden. Bei Vorgang 2306 können die Wasserstoffdiffusionsbarriere-Deckschicht 122L, die Gatedielektrikumsmaterial-Deckenschicht 116L und die leitfähige Wortleitungsgatematerial-Deckschicht 110L strukturiert werden, um einen Wasserstoffdiffusionsbarrierefilm 122, eine Gatedielektrikumsschicht 116 und eine Wortleitung 110 auszubilden. Bei Vorgang 2307 kann eine zweite dielektrische Schicht 106 über der Wortleitung 110, der Gatedielektrikumsschicht 116, dem Wasserstoffdiffusionsbarrierefilm 122 und dem Halbleiterkanal 120 abgeschieden werden. Die zweite dielektrische Schicht 106 und die Wortleitungen 110 können planarisiert werden, so dass die obere Fläche der Wortleitung 110 und der zweiten dielektrischen Schicht 106 komplanar sind. Bei Vorgang 2308 kann die gesamte Zwischenstruktur getempert werden, um Umgebungswasserstoff in Abschnitte der Halbleiterschicht 120 zu diffundieren, um ein aktives Draingebiet 120D und ein aktives Sourcegebiet 120S auszubilden.
  • Gemäß verschiedenen Ausführungsformen werden Transistoren bereitgestellt, die einen strukturierten Wasserstoffdiffusionsbarrierefilm, der auf einer Halbleiterschicht angeordnet ist, aufweisen. Der Wasserstoffdiffusionsbarrierefilm blockiert das Eindringen von Wasserstoff in ein Kanalgebiet der Halbleiterschicht während eines Temperprozesses, wobei Wasserstoff in andere Abschnitte der Halbleiterschicht dotiert wird, um aktive Source- und Draingebiete auszubilden. Von daher wird das Kanalgebiet vor Schäden während der Verarbeitung geschützt und das Ausbilden der Source- und Draingebiete kann in einem selbstjustierenden Prozess genau gesteuert werden.
  • Unter Bezugnahme auf alle Zeichnungen und gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung wird eine Dünnfilmtransistor-Vorrichtung (TFT-Vorrichtung) bereitgestellt. Der TFT weist auf: eine Wortleitung 110, die auf einem Substrat 100 angeordnet ist; eine Halbleiterschicht 120, die auf dem Substrat 100 angeordnet ist, wobei die Halbleiterschicht 120 ein Sourcegebiet 120S, ein Draingebiet 120D und ein Kanalgebiet 120C, das zwischen dem Sourcegebiet 120S und dem Draingebiet 120D angeordnet ist und die Wortleitung 110 in einer zu einer Ebene des Substrats 100 senkrechten vertikalen Richtung überlappt, aufweist; einen Wasserstoffdiffusionsbarrierefilm 122, der das Kanalgebiet 120C in der vertikalen Richtung überlappt; eine Gatedielektrikumsschicht 116, die zwischen dem Kanalgebiet 120C und der Wortleitung 110 angeordnet ist; und eine Sourceelektrode 112 und eine Drainelektrode 114, die mit dem jeweiligen Sourcegebiet 120S bzw. Draingebiet 120D elektrisch gekoppelt sind.
  • In einer Ausführungsform können das Sourcegebiet 120S und das Draingebiet 120D des TFT 200 eine höhere Wasserstoffkonzentration aufweisen als das Kanalgebiet 120C. In einer anderen Ausführungsform kann der Wasserstoffdiffusionsbarrierefilm 122 eine Dicke aufweisen, die im Bereich von ungefähr 1 nm bis ungefähr 200 nm liegt. In einer anderen Ausführungsform weist der Wasserstoffdiffusionsbarrierefilm 122 des TFT 200 ein dielektrisches Material. In einer anderen Ausführungsform weist der Wasserstoffdiffusionsbarrierefilm 122 des TFT 200 Al2O3 auf. In einer anderen Ausführungsform kann eine erste dielektrische Schicht 102 des TFT 200 zwischen der Halbleiterschicht 120 und dem Substrat 100 angeordnet sein; eine zweite dielektrische Schicht 106 kann auf der ersten dielektrischen Schicht 102 derart angeordnet sein, dass sie die Halbleiterschicht 120 und den Wasserstoffdiffusionsbarrierefilm 122 abdeckt. In einer anderen Ausführungsform können die Sourceelektrode 112 und die Drainelektrode 114 in der zweiten dielektrischen Schicht 106 eingebettet sein; und die Wortleitung 110 kann in der ersten dielektrischen Schicht 102 eingebettet sein. In einer anderen Ausführungsform können die Sourceelektrode 112 und die Drainelektrode 114 des TFT 200 gegenüberliegende Abschnitte der Wortleitung 100 in der vertikalen Richtung überlappen. In einer anderen Ausführungsform können die Sourceelektrode 112 und die Drainelektrode 114 weiter beabstandet sein als eine Breite W der Wortleitung 110. In einer anderen Ausführungsform kann der Wasserstoffdiffusionsbarrierefilm 122 zwischen der zweiten dielektrischen Schicht 106 und dem Kanalgebiet 120C angeordnet sein; und die Gatedielektrikumsschicht 116 kann zwischen der Halbleiterschicht 120 und der Wortleitung 110 angeordnet sein. In einer anderen Ausführungsform können die Sourceelektrode 112 und die Drainelektrode 114 in der ersten dielektrischen Schicht 102 eingebettet sein; und die Wortleitung 110 kann in der zweiten dielektrischen Schicht 106 eingebettet sein. In einer anderen Ausführungsform kann die erste dielektrische Schicht 102 Siliziumdioxid aufweisen; und die zweite dielektrische Schicht 106 kann Siliziumdioxid oder Siliziumnitrid aufweisen. In einer anderen Ausführungsform kann der TFT 200 das Sourcegebiet 120S und das Draingebiet 120D aufweisen, die durch einen thermischen Temperprozess ausgebildet werden.
  • Unter Bezugnahme auf alle Zeichnungen und gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung wird ein TFT 400 bereitgestellt. Der TFT 400 weist auf: eine Wortleitung 110, die auf einem Substrat 100 angeordnet ist; eine Halbleiterschicht 120, die auf dem Substrat 100 angeordnet ist, wobei die Halbleiterschicht 120 ein Sourcegebiet 120S,ein Draingebiet 120D und ein Kanalgebiet 120C,das zwischen dem Sourcegebiet 120S und dem Draingebiet 120D angeordnet ist und die Wortleitung 110 in vertikaler Richtung, die zu einer Ebene des Substrats 100 senkrecht ist, überlappt, aufweist; einen Wasserstoffdiffusionsbarrierefilm 122, der das Kanalgebiet 120C in vertikaler Richtung überlappt; eine Gatedielektrikumsschicht 116, die zwischen dem Kanalgebiet 120C und der Wortleitung 110 angeordnet ist; eine Sourceelektrode 112 und eine Drainelektrode 114, die jeweils mit dem Sourcegebiet 120S bzw. dem Draingebiet 120D elektrisch gekoppelt sind; eine erste dielektrische Schicht 102,die zwischen der Halbleiterschicht 120 und dem Substrat 100 angeordnet ist; und eine zweite dielektrische Schicht 106, die auf der ersten dielektrischen Schicht 102 angeordnet ist, so dass sie die Halbleiterschicht 120 und den Wasserstoffdiffusionsbarrierefilm 122 abdeckt, wobei das Sourcegebiet 120S und das Draingebiet 120D die zweite dielektrische Schicht 106 direkt kontaktieren; und das Kanalgebiet 120C den Wasserstoffdiffusionsbarrierefilm 122 direkt kontaktiert.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Ausbilden eines Transistors bereit, umfassend: Abscheiden einer ersten dielektrischen Schicht 102 auf einem Substrat 100; Ausbilden einer Halbleiterschicht 120 auf der ersten dielektrischen Schicht 102; Ausbilden eines Wasserstoffdiffusionsbarrierefilms 122 auf einem Kanalgebiet 120C der Halbleiterschicht 120; Abscheiden einer zweiten dielektrischen Schicht 106 auf der Halbleiterschicht 120 und dem Wasserstoffdiffusionsbarrierefilm 122; und Durchführen eines thermischen Temperprozesses, um Wasserstoff in die Halbleiterschicht 120 zu diffundieren, um ein Sourcegebiet 120S und ein Draingebiet 120D auf gegenüberliegenden Seiten des Kanalgebiets 120C auszubilden.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann wird erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/042583 [0001]

Claims (20)

  1. Transistor, aufweisend: eine Wortleitung, die auf einem Substrat angeordnet ist; eine Halbleiterschicht, die auf dem Substrat angeordnet ist, wobei die Halbleiterschicht ein Sourcegebiet, ein Draingebiet und ein Kanalgebiet, das zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist und die Wortleitung in vertikaler Richtung, die zu einer Ebene des Substrats senkrecht ist, überlappt, aufweist; einen Wasserstoffdiffusionsbarrierefilm, der das Kanalgebiet in der vertikalen Richtung überlappt; eine Gatedielektrikumsschicht, die zwischen dem Kanalgebiet und der Wortleitung angeordnet ist; und eine Sourceelektrode und eine Drainelektrode, die jeweils mit dem Sourcegebiet bzw. dem Draingebiet elektrisch gekoppelt sind.
  2. Transistor nach Anspruch 1, wobei das Source- und das Draingebiet eine höhere Wasserstoffkonzentration aufweisen als das Kanalgebiet.
  3. Transistor nach Anspruch 1 oder 2, wobei eine Dicke des Wasserstoffdiffusionsbarrierefilms im Bereich von ungefähr 1 nm bis ungefähr 200 nm liegt.
  4. Transistor nach einem der vorhergehenden Ansprüche, wobei der Wasserstoffdiffusionsbarrierefilm ein dielektrisches Material aufweist.
  5. Transistor nach einem der vorhergehenden Ansprüche, wobei der Wasserstoffdiffusionsbarrierefilm Al2O3 aufweist
  6. Transistor nach einem der vorhergehenden Ansprüche, ferner aufweisend: eine erste dielektrische Schicht, die zwischen der Halbleiterschicht und dem Substrat angeordnet ist; und eine zweite dielektrische Schicht, die auf der ersten dielektrischen Schicht angeordnet ist und die Halbleiterschicht und den Wasserstoffdiffusionsbarrierefilm abdeckt.
  7. Transistor nach Anspruch 6, wobei: die Sourceelektrode und die Drainelektrode in der zweiten dielektrischen Schicht eingebettet sind; und die Wortleitung in der ersten dielektrischen Schicht eingebettet ist.
  8. Transistor nach Anspruch 7, wobei die Sourceelektrode und die Drainelektrode gegenüberliegende Abschnitte der Wortleitung in der vertikalen Richtung überlappen.
  9. Transistor nach Anspruch 7, wobei die Sourceelektrode und die Drainelektrode weiter beabstandet sind als eine Breite der Wortleitung.
  10. Transistor nach Anspruch 7, wobei: der Wasserstoffdiffusionsbarrierefilm zwischen der zweiten dielektrischen Schicht und dem Kanalgebiet angeordnet ist; und die Gateisolationsschicht zwischen der Halbleiterschicht und der Wortleitung angeordnet ist.
  11. Transistor nach einem der vorhergehenden Ansprüche 6 bis 10, wobei: die Sourceelektrode und die Drainelektrode in der ersten dielektrischen Schicht eingebettet sind; und die Wortleitung in der zweiten dielektrischen Schicht eingebettet ist.
  12. Transistor nach Anspruch 11, wobei: der Wasserstoffdiffusionsbarrierefilm zwischen der Gatedielektrikumsschicht und dem Kanalgebiet angeordnet ist; und die Gatedielektrikumsschicht zwischen dem Wasserstoffdiffusionsbarrierefilm und der Wortleitung angeordnet ist.
  13. Transistor nach einem der vorhergehenden Ansprüche 6 bis 12, wobei: die erste dielektrische Schicht Siliziumdioxid aufweist; und die zweite dielektrische Schicht Siliziumdioxid oder Siliziumnitrid aufweist.
  14. Transistor nach einem der vorhergehenden Ansprüche, wobei die Halbleiterschicht ein Metalloxid-Halbleitermaterial aufweist.
  15. Transistor nach einem der vorhergehenden Ansprüche, wobei die Source- und Draingebiete durch einen thermischen Temperprozess ausgebildet werden.
  16. Transistor, aufweisend: eine Wortleitung, die auf einem Substrat angeordnet ist; eine Halbleiterschicht, die auf dem Substrat angeordnet ist, wobei die Halbleiterschicht ein Sourcegebiet, ein Draingebiet und ein Kanalgebiet, das zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist und die Wortleitung in vertikaler Richtung, die zu einer Ebene des Substrats senkrecht ist, überlappt, aufweist; einen Wasserstoffdiffusionsbarrierefilm, der das Kanalgebiet in der vertikalen Richtung überlappt; eine Gatedielektrikumsschicht, die zwischen dem Kanalgebiet und der Wortleitung angeordnet ist; eine Sourceelektrode und eine Drainelektrode, die jeweils mit dem Sourcegebiet bzw. dem Draingebiet elektrisch gekoppelt sind; eine erste dielektrische Schicht, die zwischen der Halbleiterschicht und dem Substrat angeordnet ist; eine zweite dielektrische Schicht, die auf der ersten dielektrischen Schicht angeordnet ist und die Halbleiterschicht und den Wasserstoffdiffusionsbarrierefilm abdeckt, wobei das Sourcegebiet und das Draingebiet die zweite dielektrische Schicht direkt kontaktieren; und das Kanalgebiet den Wasserstoffdiffusionsbarrierefilm direkt kontaktiert.
  17. Transistor nach Anspruch 16, wobei: das Sourcegebiet und das Draingebiet einen höheren Wasserstoffgehalt aufweisen als das Kanalgebiet; und der Wasserstoffdiffusionsbarrierefilm ein dielektrisches Material aufweist; und die Halbleiterschicht ein Metalloxid-Halbleitermaterial aufweist.
  18. Verfahren zum Ausbilden eines Transistors, umfassend: Abscheiden einer ersten dielektrischen Schicht auf einem Substrat; Ausbilden einer Halbleiterschicht auf der ersten dielektrischen Schicht; Ausbilden eines Wasserstoffdiffusionsbarrierefilms auf einem Kanalgebiet der Halbleiterschicht; Abscheiden einer zweiten dielektrischen Schicht auf der Halbleiterschicht und dem Wasserstoffdiffusionsbarrierefilm; und Durchführen eines thermischen Temperprozesses, um Wasserstoff in die Halbleiterschicht zu diffundieren, um ein Sourcegebiet und ein Draingebiet auf gegenüberliegenden Seiten des Kanalgebiets auszubilden.
  19. Verfahren aus Anspruch 18, wobei das Durchführen des thermischen Temperprozesses ein Erhitzen des Substrats auf eine Temperatur im Bereich von ungefähr 100 °C bis ungefähr 300 °C in einer wasserstoffhaltigen (H2-haltigen) Atmosphäre umfasst.
  20. Verfahren nach Anspruch 18 oder 19, ferner umfassend: Ausbilden einer Wortleitung und Source- und Drainelektroden in verschiedenen von der ersten und der zweiten dielektrischen Schicht; und Ausbilden einer Gatedielektrikumsschicht zwischen der Wortleitung und dem Kanalgebiet.
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