DE102021110537A1 - Stapelbarer 3D-Speicher und Verfahren zum Herstellen - Google Patents

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Meng-Han LIN
Chih-Yu Chang
Han-Jong Chia
Sai-Hooi Yeong
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Abstract

Vorliegend werden Speicherbauelemente und Verfahren zum Bilden der Speicherbauelemente offenbart. Die Speicherbauelemente schließen ein resistives Speicher-Array, das eine erste resistive Speicherzelle, eine Treppenkontaktstruktur benachbart zu dem resistiven Speicher-Array und einer Zwischenmetall-Dielektrikumschicht über der Treppenkontaktstruktur ein. Die Speicherbauelemente schließen ferner eine erste Diode und eine zweite Diode über der Zwischenmetall-Dielektrikumschicht ein. Die Speicherbauelemente schließen ferner eine erste leitfähige Durchkontaktierung, welche die erste Diode elektrisch mit einem ersten Widerstand der ersten resistiven Speicherzelle koppelt, und eine zweite leitfähige Durchkontaktierung ein, welche die zweite Diode elektrisch mit einem zweiten Widerstand der ersten resistiven Speicherzelle koppelt.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/045,296 , eingereicht am 29. Juni 2020, die durch Bezugnahme hierin aufgenommen ist.
  • HINTERGRUND
  • Halbleitervorrichtungen (-bauelemente) werden in einer Vielzahl von elektronischen Anwendungen verwendet, wie PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiterbauelemente werden typischerweise durch aufeinanderfolgendes Abscheiden von Schichten aus isolierendem bzw. dielektrischem Material, Schichten aus leitfähigem Material und Halbleiterschichten über einem Halbleitersubstrat und Strukturieren der verschiedenen Schichten unter Verwendung von Lithografie zur Bildung von Schaltungskomponenten und Elementen darauf gefertigt.
  • Die Halbleiterindustrie verbessert kontinuierlich die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch kontinuierliche Verringerung der minimalen Merkmalgröße, wodurch ermöglicht wird, dass mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine Querschnittsansicht einer Bauelementstruktur, die über einem Substrat gebildet werden kann, gemäß einigen Ausführungsformen.
    • 2-7 veranschaulichen perspektivische Ansichten, Querschnittsansichten und Draufsichten von Zwischenstufen der Herstellung eines stapelbaren resistiven 3D-Direktzugriffsspeicher-Arrays (RRAM-Arrays - random access memory array) gemäß Ausführungsformen.
    • 8 veranschaulicht eine perspektivische Ansicht eines 3D-Speicherbauelements, welches das stapelbare 3D-RRAM-Array und eine erste Treppenkontaktstruktur enthält, gemäß einigen Ausführungsformen.
    • 9, 10A und 10B veranschaulichen Querschnittsansichten von Zwischenschritten beim Bilden der ersten Treppenkontaktstruktur gemäß einigen Ausführungsformen.
    • 11 ist eine zweidimensionale Veranschaulichung, die mehrere Querschnittsansichten einer gestapelten Speicherzelle und der ersten Treppenkontaktstruktur des 3D-Speicherbauelements darstellt, gemäß einigen Ausführungsformen.
    • 12 ist ein Schaltbild der Ersatzschaltung der gestapelten Speicherzelle gemäß einigen Ausführungsformen.
    • 13 veranschaulicht eine Querschnittsansicht einer Verschaltungsstruktur gemäß einigen Ausführungsformen.
    • 14A veranschaulicht eine perspektivische Ansicht eines zweiten 3D-Speicherbauelements, welches das stapelbare 3D-RRAM-Array und eine zweite Treppenkontaktstruktur enthält, gemäß einigen anderen Ausführungsformen.
    • 14B veranschaulicht eine Querschnittsansicht der Treppenkontaktstruktur gemäß einigen Ausführungsformen.
    • 15 ist eine zweidimensionale Veranschaulichung, die mehrere Querschnittsansichten einer gestapelten Speicherzelle und der zweiten Treppenkontaktstruktur des zweiten 3D-Speicherbauelements darstellt, gemäß einigen Ausführungsformen.
    • 16 veranschaulicht eine Querschnittsansicht der Treppenkontaktstruktur gemäß einigen anderen Ausführungsformen.
    • 17 ist eine zweidimensionale Veranschaulichung, die mehrere Querschnittsansichten einer gestapelten Speicherzelle und der Treppenkontaktstruktur des zweiten 3D-Speicherbauelements darstellt, gemäß einigen anderen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen einschließen, in denen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „oberhalb“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen der vorliegenden Offenbarung stellen ein dreidimensionales (3D-) Speicher-Array (z. B. ein RRAM-Speicher-Array) bereit, welches eine Vielzahl von gestapelten Speicherzellen (z. B. 1T2R-Speicherzellen) umfasst und welches Bilden einer ersten Diode über einem ersten Widerstand der Speicherzelle und elektrisch mit diesem verbunden und einer zweiten Diode über einem zweiten Widerstand der Speicherzelle und elektrisch mit diesem verbunden einschließt. Daher können die erste Diode und die zweite Diode vorliegend als BEOL-kompatible Dioden bezeichnet werden. Außerdem können das 3D-Speicher-Array und die Treppenkontaktstruktur aus einem mehrschichtigen Stapel von Materialien gebildet werden, der in dem Fertigungsprozess verwendet wird. Das resultierende 3D-Speicher-Array kann auch eine verringerte Höhe und/oder eine zunehmende Bauelementdichte aufweisen. Ferner stellen Ausführungsformen der vorliegenden Offenbarung eine Speicherzelle (z. B. vom Typ 1T2R) bereit, die Probleme mit Schreibstörungen bei Schreibvorgängen auf einen angesprochenen Widerstand der Speicherzelle verhindert. Zum Beispiel wird während eines Schreibvorgangs auf einen angesprochenen Widerstand einer Speicherzelle aufgrund der Diode, die elektrisch mit dem nicht angesprochenen Widerstand verbunden ist, verhindert, dass Leckströme durch die Bitleitung des nicht angesprochenen Widerstandes der Speicherzelle fließen.
  • 1 bis 7 veranschaulichen Querschnittsansichten von verschiedenen Zwischenschritten der Herstellung eines 3D-Speicher-Arrays gemäß einigen Ausführungsformen. In 1 ist eine Bauelementstruktur 103 veranschaulicht. Die Bauelementstruktur 103 schließt ein Substrat 50 ein, das ein Halbleitersubstrat sein kann, wie ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat - semiconductor-on-insulator substrate) oder dergleichen, welches dotiert (z. B. mit einem p- oder einem n-Dotierstoff) oder undotiert werden kann. Das Substrat 50 kann ein Wafer sein, wie ein Siliziumwafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht - buried oxide layer), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat bereitgestellt. Andere Substrate, wie ein mehrschichtiges Substrat oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon einschließen.
  • 1 veranschaulicht ferner Schaltungen der Bauelementstruktur 103, die über dem Substrat 50 gebildet werden können. Die Schaltungen schließen aktive Bauelemente (z. B. Transistoren) an einer oberen Fläche des Substrats 50 ein. Die Transistoren können Gate-Dielektrikum-Schichten 202 über oberen Flächen des Substrats 50 und Gate-Elektroden 204 über den Gate-Dielektrikum-Schichten 202 einschließen. Source-/Drain-Bereiche 206 sind in dem Substrat 50 auf gegenüberliegenden Seiten der Gate-Dielektrikum-Schichten 202 und der Gate-Elektroden 204 vorgesehen. Gate-Abstandshalter 208 werden entlang von Seitenwänden der Gate-Dielektrikum-Schichten 202 gebildet und trennen die Source-/Drain-Bereiche 206 um angemessene seitliche Abstände von den Gate-Elektroden 204. In einigen Ausführungsformen können die Transistoren planare Feldeffekttransistoren (FETs), Fin-Feldeffekttransistoren (FinFETs), Nano-Feldeffekttransistoren (Nano-FETs) oder dergleichen sein.
  • Ein erstes ILD 210 umgibt und isoliert die Source-/Drain-Bereiche 206, die Gate-Dielektrikum-Schichten 202 und die Gate-Elektroden 204, und ein zweites ILD 212 liegt über dem ersten ILD 210. Source-/Drain-Kontakte 214 erstrecken sich durch das zweite ILD 212 und das erste ILD 210 und werden elektrisch mit den Source-/Drain-Bereichen 206 gekoppelt, und Gate-Kontakte 216 erstrecken sich durch das zweite ILD 212 und werden elektrisch mit den Gate-Elektroden 204 gekoppelt. Eine Verschaltungsstruktur 220, die eine oder mehrere gestapelte dielektrische Schichten 224 und leitfähige Merkmale 222, die in der einen oder den mehreren dielektrischen Schichten 224 ausgebildet sind, einschließt, liegt über dem zweiten ILD 212, den Source-/Drain-Kontakten 214 und den Gate-Kontakten 216. Obwohl 1 zwei der gestapelten dielektrischen Schichten 224 veranschaulicht, sollte verstanden werden, dass die Verschaltungsstruktur 200 eine beliebige Anzahl von gestapelten dielektrischen Schichten 224 mit darin vorgesehenen leitfähigen Merkmalen 222 einschließen kann. Die Verschaltungsstruktur 220 kann elektrisch mit den Gate-Kontakten 216 und den Source-/Drain-Kontakten 214 verbunden werden, um funktionelle Schaltungen zu bilden. In einigen Ausführungsformen können die durch die Verschaltungsstruktur 220 gebildeten funktionellen Schaltungen Logikschaltungen, Speicherschaltungen, Erfassungsverstärker, Steuerungen, Eingabe-/Ausgabe-Schaltungen, Bildsensorschaltungen und dergleichen oder Kombinationen davon umfassen. Obwohl 1 über dem Substrat 50 gebildete Transistoren erörtert, können auch andere aktive Bauelemente (z. B. Dioden oder dergleichen) und/oder passive Bauelemente (z. B. Kondensatoren, Widerstände oder dergleichen) als Teil der funktionellen Schaltungen gebildet werden.
  • In 2 wird ein erster mehrschichtiger Stapel 101 über der Bauelementstruktur 103 aus 2 gebildet. Der Vereinfachung und Klarheit halber können detaillierte Merkmale der Bauelementstruktur 103 (z. B. das Substrat 50, die Transistoren, die ILDs und die Verschaltungsstruktur 120) in den nachfolgenden Zeichnungen weggelassen sein. Obwohl der erste mehrschichtige Stapel 101 benachbart zu der Bauelementstruktur 103 und mit dieser in physischem Kontakt veranschaulicht ist, kann es eine beliebige Anzahl von Zwischenschichten zwischen der Bauelementstruktur 103 und dem ersten mehrschichtigen Stapel 101 vorgesehen sein. Zum Beispiel können eine oder mehrere Verschaltungsschichten (z.B. Umverteilungsstrukturen), welche leitfähige Merkmale in Isolierschichten (z. B. dielektrischen Schichten mit niedrigem k-Wert) umfassen, zwischen der Bauelementstruktur 103 und dem ersten mehrschichtigen Stapel 101 vorgesehen sein. In einigen Ausführungsformen können die leitfähigen Merkmale strukturiert werden, um innerhalb der Bauelementstruktur 103 eingebetteten aktiven Bauelementen Stromversorgungs-, Masse- und/oder Signalleitungen bereitzustellen.
  • Wie in 2 veranschaulicht, umfasst der erste mehrschichtige Stapel 101 gemäß einigen Ausführungsformen eine erste Folge 105a von Materialschichten und eine zweite Folge 105b von Materialschichten, die über der ersten Folge von Materialschichten 105a gestapelt sind. In einigen Ausführungsformen kann die erste Folge 105a von Schichten bei der späteren Bildung einer ersten Schaltung (z. B. einer ersten resistiven Direktzugriffsspeicher-Zelle (RRAM-Zelle)) verwendet werden, und die zweite Folge 105b kann bei der späteren Bildung einer zweiten Schaltung (z. B. einer zweiten RRAM-Zelle) verwendet werden, welche in einer Anordnung wie einem gestapelten 3D-RRAM-Bauelement über der ersten Schaltung gestapelt wird. Außerdem kann der erste mehrschichtige Stapel 101 ferner bei der späteren Bildung eines ersten Zugriffstransistors, der verwendet wird, um auf die erste Schaltung zuzugreifen, und eines zweiten Zugriffstransistors verwendet werden, der verwendet wird, um auf die zweite Schaltung zuzugreifen. Gemäß einigen Ausführungsformen werden der erste und der zweite Zugriffstransistor als Nanostruktur-Feldeffekttransistoren (NSFETs) gebildet und in einer Konfiguration mit gemeinsamem Zugriffstransistor für ein Schaltungsdesign, wie ein gestapeltes 1T2R-3D-RRAM-Bauelement oder dergleichen, mit der ersten Schaltung und der zweiten Schaltung gekoppelt.
  • Obwohl Ausführungsformen des ersten mehrschichtigen Stapels 101 mit zwei mehrschichtigen Folgen (z.B. 105a und 105b) von Materialschichten veranschaulicht sind, versteht es sich, dass abhängig von einem gewünschten Design eines gestapelten 3D-RRAM-Bauelements eine beliebige geeignete Anzahl von mehrschichtigen Folgen von Materialschichten in dem mehrschichtigen Stapel 101 gebildet werden kann. Zum Beispiel kann der erste mehrschichtige Stapel 101 aus mehr als zwei mehrschichtigen Folgen 105 von Materialschichten gebildet werden, beispielsweise drei, vier oder sogar mehr als vier mehrschichtige Folgen 105 von Materialschichten. Außerdem können die NSFET-Transistoren als gemeinsame Zugriffstransistoren oder dergleichen gebildet werden. Alle derartigen Kombinationen aus dem ersten mehrschichtigen Stapel 101 und den Zugriffstransistoren liegen innerhalb des Umfangs der Ausführungsformen.
  • Gemäß einigen Ausführungsformen, in welchen später ein 1T2R-RRAM-Bauelement gebildet wird, wird der erste mehrschichtige Stapel 101 derart gebildet, dass er Isolationsschichten 107, Kanalschichten 109, Metallleitungsschichten 111 und dielektrische Speicherschichten 113 umfasst.
  • Der erste mehrschichtige Stapel 101 kann gebildet werden, indem zunächst eine erste Schicht der Metallleitungsschichten 111 über der Bauelementstruktur 103 abgeschieden wird. Die Metallleitungsschichten 111 können eine oder mehrere Schichten, wie Klebeschichten, Sperrschichten, Diffusionsschichten und Füllschichten, und dergleichen umfassen und können unter Verwendung von Metallen und/oder Metalllegierungen, wie Aluminium (Al), Titan (Ti), Titannitrid (TiN), Tantalnitrid (TaN), Kobalt (Co), Silber (Ag), Gold (Au), Kupfer (Cu), Nickel (Ni), Chrom (Cr), Hafnium (Hf), Ruthenium (Ru), Wolfram (W), Platin (Pt), Legierungen davon oder dergleichen gebildet werden. In einigen Ausführungsformen schließen die Metallleitungsschichten 111 eine Klebeschicht und eine leitfähige Schicht ein. Die Klebeschicht kann aus einem Metallnitrid (z. B. Titannitrid, Tantalnitrid, Zirkoniumnitrid, Hafniumnitrid oder dergleichen) gebildet werden. Die leitfähige Schicht kann aus einem Metall (z. B. Wolfram (W), Titan (Ti), Titannitrid (TiN), Tantalnitrid (TaN) oder dergleichen) gebildet werden. Das Material der Klebeschicht ist ein Material mit guter Haftung an dem Material der oberen Oberfläche der Bauelementstruktur 103, und das Material der leitfähigen Schicht ist ein Material mit guter Haftung an dem Material der Klebeschicht. Die Klebeschicht und die leitfähige Schicht können jeweils durch einen annehmbaren Abscheidungsprozess, wie Atomlagenabscheidung, chemische Gasphasenabscheidung oder dergleichen, gebildet werden. Nach der Abscheidung kann das Material der Metallleitungsschichten 111 unter Verwendung eines optionalen Planarisierungsprozesses planarisiert werden.
  • Eine erste Schicht der dielektrischen Speicherschichten 113 kann über der Metallleitungsschicht 111 gebildet werden. Die dielektrischen Speicherschichten 113 können als konformer dünner Oxidfilm gebildet werden. Gemäß einigen Ausführungsformen können die dielektrischen Speicherschichten 113 unter Verwendung einer oder mehrerer Schichten aus annehmbarem dielektrischem Material, das zum Speichern von Digitalwerten geeignet ist, wie zum Beispiel Hafniumoxid (HfO2); Hafniumzirkoniumoxid (Hf(1-x)ZrxO2); Zirkoniumoxid (ZrO2); Titanoxid (TiO2); Nickeloxid (NiO); Tantaloxiden (TaOx); Kupferoxid (Cu2O); Niobpentoxid (Nb2O5); Aluminiumoxid (Al2O3); Kombinationen; oder dergleichen, gebildet werden. Das Material der dielektrischen Speicherschichten 113 kann durch einen annehmbaren Abscheidungsprozess wie ALD, CVD, PVD oder dergleichen gebildet werden. Nach der Abscheidung kann das Material der dielektrischen Speicherschichten 113 unter Verwendung eines Prozesses, wie chemisch-mechanische Planarisierung, eines Rückätzprozesses, Kombinationen davon oder dergleichen, planarisiert werden.
  • Sobald die dielektrische Speicherschicht 113 ausgebildet worden ist, kann eine zweite Schicht der Metallleitungsschichten 111 unter Verwendung beliebiger der Schichten, Materialien und Prozesse, die zum Bilden der ersten Schicht der Metallleitungsschichten 111 geeignet sind, über der dielektrischen Speicherschicht 113 gebildet werden. In einigen Ausführungsformen schließt die zweite Schicht der Metallleitungsschichten 111 eine Klebeschicht und eine leitfähige Schicht ein. Die Klebeschicht kann aus einem Metallnitrid mit guter Haftung an dem Material der dielektrischen Speicherschicht 113 gebildet werden, und das Material der leitfähigen Schicht ist ein Material mit guter Haftung an dem Material der Klebeschicht. Sobald die Metallleitungsschicht 111 abgeschieden worden ist, kann der optionale Planarisierungsprozess durchgeführt werden, um das Material der Metallleitungsschicht 111 zu planarisieren.
  • Sobald die zweite Schicht der Metallschichten 111 gebildet worden ist, kann eine erste Schicht der Kanalschichten 109 über der Metallschicht 111 gebildet werden. Gemäß einigen Ausführungsformen kann die Kanalschicht 109 durch Abscheiden eines Dünnfilm-Oxidhalbleitermaterials (z. B. Zinkoxid (ZnO), Indiumgalliumzinkoxid (IGZO), Indiumzinnoxid (ITO), Indiumwolframoxid (IWO), Poly-Si, a-Si, Indiumgalliumzinkzinnoxid (IGZTO), Kombinationen oder dergleichen) unter Verwendung zum Beispiel eines Abscheidungsprozesses wie CVD, ALD, PVD, Kombinationen oder dergleichen gebildet werden. Es können jedoch beliebige geeignete Materialien und Abscheidungsprozesse genutzt werden, um die Kanalschichten 109 zu bilden. Gemäß einigen Ausführungsformen kann ein Material wie IGZO, IGZTO oder dergleichen verwendet werden, um das Dünnfilm-Oxidhalbleitermaterial als erste Schicht der Kanalschichten 109 zu bilden. Derartige Materialien können verwendet werden, um bei niedrigen Temperaturen, wie Temperaturen, die in Front-End-of-Line-Prozessen (FEOL-Prozessen) verwendet werden, strukturell solide Merkmale zu bilden. Daher kann die erste Schicht der Kanalschichten 109 als strukturell solide Schicht aus Dünnfilm-Oxidhalbleitermaterial in einem FEOL-Prozess zum Bilden derartiger Kanalschichten 109 gebildet werden.
  • Sobald die erste Schicht der Kanalschichten 109 gebildet worden ist, kann eine dritte Schicht der Metallleitungsschichten 111 unter Verwendung beliebiger der Schichten, Materialien und Prozesse, die zum Bilden der ersten Schicht der Metallleitungsschichten 111 geeignet sind, über der dielektrischen Speicherschicht 113 gebildet werden. In einigen Ausführungsformen schließt die dritte Schicht der Metallleitungsschichten 111 eine Klebeschicht und eine leitfähige Schicht ein. Die Klebeschicht kann aus einem Metallnitrid mit guter Haftung an dem Material der Kanalschichten 109 gebildet werden, und das Material der leitfähigen Schicht ist ein Material mit guter Haftung an dem Material der Klebeschicht. Sobald die Metallleitungsschicht 111 abgeschieden worden ist, kann der optionale Planarisierungsprozess durchgeführt werden, um das Material der Metallleitungsschicht 111 zu planarisieren.
  • Sobald die dritte Schicht der Metallleitungsschichten 111 gebildet worden ist, kann eine zweite Schicht der dielektrischen Speicherschichten 113 unter Verwendung beliebiger der Schichten, Materialien und Prozesse, die zum Bilden der ersten Schicht der dielektrischen Speicherschichten 113 geeignet sind, über der Metallleitungsschicht 111 gebildet werden. In einigen Ausführungsformen kann die zweite Schicht der dielektrischen Speicherschichten 113 als konformer dünner Oxidfilm unter Verwendung des gleichen Oxidfilmmaterials (z. B. Zinkoxid (ZnO)) wie die erste Schicht der dielektrischen Speicherschichten 113 gebildet werden. In anderen Ausführungsformen können für die erste Schicht und die zweite Schicht der dielektrischen Speicherschichten 113 verschiedene Oxidfilmmaterialien verwendet werden.
  • Sobald die zweite Schicht der dielektrischen Speicherschichten 113 gebildet worden ist, kann eine vierte Schicht der Metallleitungsschichten 111 unter Verwendung beliebiger der Schichten, Materialien und Prozesse, die zum Bilden der ersten Schicht der Metallleitungsschichten 111 geeignet sind, über der dielektrischen Speicherschicht 113 gebildet werden. In einigen Ausführungsformen schließt die vierte Schicht der Metallleitungsschichten 111 eine Klebeschicht und eine leitfähige Schicht ein. Die Klebeschicht kann aus einem Metallnitrid mit guter Haftung an dem Material der dielektrischen Speicherschichten 113 gebildet werden, und das Material der leitfähigen Schicht ist ein Material mit guter Haftung an dem Material der Klebeschicht. Sobald die Metallleitungsschicht 111 abgeschieden worden ist, kann der optionale Planarisierungsprozess durchgeführt werden, um das Material der Metallleitungsschicht 111 zu planarisieren. Somit ist eine erste Folge 105a von Materialschichten gebildet worden.
  • Sobald die erste Folge 105a von Materialschichten gebildet worden ist, kann eine erste der Isolationsschichten 107 als massive Schicht (z. B. Oxid) über der ersten Folge 105a von Materialschichten abgeschieden werden. Die Isolationsschichten 107 können aus einem dielektrischen Material sein (z. B. Siliziumoxid (SiO2), SiN, SiON oder dergleichen). Die Isolationsschichten 107 können zum Beispiel unter Verwendung von chemischer Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), physikalischer Gasphasenabscheidung (PVD) oder dergleichen gebildet werden. Nach der Abscheidung der Isolationsschichten 107 kann an diesen ein optionaler Temperprozess (z. B. schnelles thermisches Tempern, Oxidationsverdichtung oder dergleichen) und/oder ein optionaler Planarisierungsprozess (z. B. chemisch-mechanische Planarisierung) ausgeführt werden, um sie zu härten und/oder zu planarisieren. In einigen Ausführungsformen wird vor der Bildung der ersten Folge 105a von Materialschichten eine optionale Schicht der Isolationsschichten 107 über der Bauelementstruktur 103 abgeschieden.
  • Sobald die Isolationsschicht 107 über der ersten Folge 105a von Materialschichten gebildet worden ist, kann die zweite Folge 105b von Materialschichten über der ersten Folge 105a gebildet werden. Die zweite Folge 105b von Schichten kann unter Verwendung beliebiger der Schichten, Materialien und Prozesse gebildet werden, die zum Bilden der ersten Folge von Schichten 105a geeignet sind. In einigen Ausführungsformen umfasst die zweite Folge 105b von Schichten die gleichen Materialschichten und die gleiche Reihenfolge von Schichten wie die erste Folge 105a, die Materialschichten und die Reihenfolge von Schichten können jedoch auch verschieden sein. In der veranschaulichten Ausführungsform umfasst die zweite Folge 105b die gleichen Materialschichten und die gleiche Reihenfolge von Schichten wie die erste Folge 105a.
  • In einigen Ausführungsformen können weitere Folgen von Materialschichten in dem ersten mehrschichtigen Stapel 101 übereinandergestapelt gebildet werden, bis eine gewünschte oberste Folge von Materialschichten gebildet worden ist. In dem ersten mehrschichtigen Stapel 101 kann eine beliebige geeignete Anzahl von Folgen von Materialschichten gebildet werden. In der veranschaulichten Ausführungsform umfasst der erste mehrschichtige Stapel 101 zwei Folgen von Materialschichten: die erste Folge 105a von Schichten und die zweite Folge 105b von Schichten, die über der ersten Folge von Schichten 105a gestapelt wird.
  • 2 veranschaulicht ferner einen ersten Bereich 115 des ersten mehrschichtigen Stapels 101. Gemäß einigen Ausführungsformen kann der erste Bereich 115 zum Bilden eines gestapelten 3D-Speicher-Arrays bezeichnet werden. Außerdem liegt ein zweiter Bereich 117 des ersten mehrschichtigen Stapels 101 benachbart zu dem ersten Bereich 115 und kann zum Bilden einer Treppenkontaktstruktur zur externen Verbindung mit dem gestapelten 3D-Speicher-Array bezeichnet werden.
  • 3 veranschaulicht die Bildung von Gategräben 201 innerhalb Wortleitung-Bereichen 203 des ersten mehrschichtigen Stapels 101 gemäß einigen Ausführungsformen. Der Wortleitung-Bereich 203 kann vorliegend auch als Wortleitungsbereich bezeichnet werden. Die Gategräben 201 können gebildet werden, indem zunächst ein Fotolack (nicht gezeigt) über dem ersten mehrschichtigen Stapel 101 gebildet wird. Der Fotolack kann unter Verwendung einer Aufschleudertechnik gebildet und unter Verwendung von annehmbaren Fotolithografietechniken strukturiert werden. Der Fotolack kann strukturiert werden, um die Oberfläche der obersten Schicht des ersten mehrschichtigen Stapels 101 an gewünschten Positionen der Gategräben 201 freizulegen. Die Gategräben 201 können unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse.
  • Gemäß einigen Ausführungsformen kann eine erste Ätzchemie, die selektiv zu einer obersten freigelegten Schicht der ersten mehrschichtigen Folge 105 von Materialschichten ist und vergleichsweise nichtselektiv gegenüber einer Schicht der ersten mehrschichtigen Folge 105 ist, die unter der obersten freigelegten Schicht liegt, verwendet werden, um die Gategräben 201 durch die oberste freigelegte Schicht der ersten mehrschichtigen Folge 105 hindurch zu bilden, wobei an der Schicht der ersten mehrschichtigen Folge 105 gestoppt wird, die unter der obersten freigelegten Schicht liegt. Somit wird die Schicht der ersten mehrschichtigen Folge 105, die unter der obersten freigelegten Schicht liegt, zur nächsten obersten freigelegten Schicht der ersten mehrschichtigen Folge 105 von Materialschichten. Eine zweite Ätzchemie, die selektiv gegenüber der nächsten obersten freigelegten Schicht der ersten mehrschichtigen Folge 105 ist und vergleichsweise nichtselektiv gegenüber der Schicht der ersten mehrschichtigen Folge 105 ist, die unter der nächsten obersten freigelegten Schicht liegt. Somit wird die Schicht der ersten mehrschichtigen Folge 105, die unter der nächsten obersten freigelegten Schicht liegt, zur nächsten obersten freigelegten Schicht der ersten mehrschichtigen Folge 105. Dieser Prozess kann unter Verwendung von Ätzchemien, die dazu geeignet sind, die nächste oberste freigelegte Schicht der ersten mehrschichtigen Folge 105 zu entfernen und an der Schicht der ersten mehrschichtigen Folge 105, die unter der nächsten obersten freigelegten Schicht der ersten mehrschichtigen Folge 105 liegt, zu stoppen, fortgesetzt werden, bis die Gategräben 201 durch den ersten mehrschichtigen Stapel 101 hindurch geätzt worden sind und an der obersten Schicht der Bauelementstruktur 103 gestoppt wird. Zum Beispiel kann ein auf Chlor oder Fluor basierendes Gas, wie Chlor (Cl2) oder Fluorwasserstoff (HF), oder dergleichen verwendet werden, um das Material der Kanalschichten 109 (z. B. ZnO) selektiv zu ätzen, ohne dabei das dielektrische Material der Isolationsschichten 107 (z. B. SiO2) der ersten mehrschichtigen Folge 105 wesentlich zu entfernen. Die Isolationsschichten 107 können unter Verwendung einer Nassätzchemie, die Phosphor (z.B. H3PO4 oder dergleichen) umfasst, selektiv geätzt werden, ohne dabei das Material der Kanalschichten 109 und/oder der Metallleitungsschichten 111 (z. B. Ti) wesentlich zu entfernen. In anderen Ausführungsformen kann ein einziger Ätzprozess verwendet werden, um alle Materialien der Folge von Materialschichten zu entfernen und an der obersten Schicht der Bauelementstruktur 103 zu stoppen, beispielsweise mit einem Ätzprozess, der gegenüber allen Materialien des ersten mehrschichtigen Stapels 101 selektiv ist, und/oder unter Verwendung eines zeitgesteuerten Ätzprozesses.
  • Gemäß einigen Ausführungsformen können zeitgesteuerte Ätzprozesse verwendet werden, um das Ätzen der Gategräben 201 zu stoppen, nachdem die Gräben eine gewünschte Tiefe erreicht haben. Zum Beispiel kann der zeitgesteuerte Ätzprozess derart zeitgesteuert werden, dass er an der Oberfläche der Bauelementstruktur 103 stoppt, der zeitgesteuerte Ätzprozess kann jedoch auch so zeitgesteuert werden, dass er bis zu einer gewünschten Tiefe in die Bauelementstruktur 103 ätzt. Gemäß einigen Ausführungsformen kann eine optionale Kontaktätzstoppschicht (nicht gezeigt) an einer Grenzfläche zwischen der Bauelementstruktur 103 und dem ersten mehrschichtigen Stapel 101 bereitgestellt werden. Die optionale Kontaktätzstoppschicht kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid oder dergleichen umfassen, das eine andere Ätzrate aufweist als das Material einer darüberliegenden Schicht des ersten mehrschichtigen Stapels 101. In derartigen Ausführungsformen wird vor der Bildung des ersten mehrschichtigen Stapels 101 die optionale Kontaktätzstoppschicht mittels eines geeigneten Abscheidungsprozesses (z. B. Atomlagenabscheidung, chemische Gasphasenabscheidung, physikalische Gasphasenabscheidung oder dergleichen) über der Bauelementstruktur 103 gebildet, und der erste mehrschichtige Stapel 101 wird über der optionalen Kontaktätzstoppschicht gebildet. Außerdem kann ein zusätzlicher Ätzprozess verwendet werden, um Material der optionalen Kontaktätzstoppschicht derart zu entfernen, dass die Bauelementstruktur 103 am Boden der Gategräben 201 freigelegt wird.
  • Nach der Strukturierung bilden die verbleibenden Abschnitte des ersten mehrschichtigen Stapels 101 zwischen den Gategräben 201 eine Vielzahl von Streifen 205. Daher sind die Gategräben 201 durch die Streifen 205 getrennt. Obwohl die in 3 veranschaulichte Ausführungsform jeden der Streifen 205 mit derselben Breite zeigt, können die Breiten der Streifen 205 eines gestapelten 3D-Speicher-Arrays, das sich in einem Bereich des ersten mehrschichtigen Stapels 101 befindet, größer oder kleiner sein als die Streifen 205 eines weiteren gestapelten 3D-Speicher-Arrays, der sich in einem anderen Bereich des ersten mehrschichtigen Stapels 101 befindet. Gemäß einigen Ausführungsformen kann jeder der Gategräben 201 eine gleichmäßige Breite aufweisen. In anderen Ausführungsformen können die Gategräben 201 und somit die Streifen 205 abgeschrägte Seitenwände aufweisen, so dass die Breite jeder der Streifen 205 in einer Richtung zu dem Substrat 50 hin stetig zunimmt. In derartigen Ausführungsformen kann jede der Schichten des ersten mehrschichtigen Stapels 101 in einer Richtung senkrecht zu den Seitenwänden der Streifen 205 eine andere Breite aufweisen. Weiterhin können sich die Gategräben 201 auch in den zweiten Bereich 117 erstrecken (in 2 gezeigt), wodurch der zweite Bereich 117 in getrennte Bereiche für die spätere Bildung einer Treppenkontaktstruktur unterteilt wird, wie dies unten mit Bezug auf 8 beschrieben wird.
  • 4 veranschaulicht einen Drahtfreisetzungsprozess zum Bilden von Nanostrukturen 301 aus den Kanalschichten 109. Sobald die Gategräben 201 gebildet worden sind, können gemäß einigen Ausführungsformen die Abstandhalter und/oder der Fotolack, die zur Bildung der Gategräben 201 (in 2 gezeigt) verwendet wurden, entfernt werden, und eine Maskenschicht (nicht gezeigt) zur Verwendung bei dem Drahtfreisetzungsprozess kann über dem ersten mehrschichtigen Stapel 101 gebildet und strukturiert werden, um die Wortleitung-Bereiche 203 freizulegen. In anderen Ausführungsformen können die Abstandshalter und/oder die Fotolackschicht, die zur Bildung der Gategräben 201 verwendet wurden, zurückbleiben, und die Maskenschicht zur Verwendung bei dem Drahtfreisetzungsprozess wird über den Abstandshaltern und der Fotolackschicht gebildet. In derartigen Ausführungsformen kann die Maskenschicht über dem Fotolack und/oder den Abstandshaltern gebildet werden und dann strukturiert werden, um die Abschnitte des Fotolacks und/oder der Abstandshalter freizulegen, welche die Gategräben 201 und/oder die Streifen 205 (in 2 gezeigt) innerhalb der Wortleitung-Bereiche 203 bedecken.
  • Gemäß einigen Ausführungsformen kann die Maskenschicht aus einem leitfähigen oder einem nicht leitfähigen Material sein und aus einer Gruppe ausgewählt sein, die Siliziumnitrid, Siliziumoxinitrid, amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle einschließt. Die Maskenschicht kann durch physikalische Gasphasenabscheidung (PVD), CVD, ALD, Abscheidung durch Kathodenzerstäubung oder andere Techniken zum Abscheiden des ausgewählten Materials abgeschieden werden. Sobald das Material der Maskenschicht abgeschieden worden ist, kann es strukturiert werden, z. B. unter Verwendung eines fotolithografischen Maskierungs- und Ätzprozesses. Sobald die Maskenschicht strukturiert worden ist, werden die freigelegten Abschnitte des Fotolacks und/oder der Abstandshalter unter Verwendung eines oder mehrerer geeigneter Entfernungsprozesse (z.B. Veraschen, selektives Ätzen, Kombinationen oder dergleichen) entfernt.
  • Sobald die Maskenschicht gebildet worden ist, werden die Seitenwände der Gategräben 201 und somit die Seitenwände der Streifen 205, wie in 4 veranschaulicht, freigelegt. Daher kann das Material des ersten mehrschichtigen Stapels 101 der Streifen 205 zwischen den Kanalschichten 109 und zwischen der Bauelementstruktur 103 und den Kanalschichten 109 in einem Drahtfreisetzungsprozessschritt entfernt werden. Daher bildet das verbleibende Material der Streifen 205 (z.B. die Kanalschichten 109) die Nanostrukturen 301 zwischen den Source-/Bitleitung-Bereichen 303 des ersten mehrschichtigen Stapels 101. Die Nanostrukturen 301 können vorliegend auch als Drähte, Nanodrähte, Blätter und/oder Nanoblätter bezeichnet werden. In einer Ausführungsform wird das zu entfernende Material der Streifen 205 unter Verwendung eines Nassätzprozesses entfernt, der dieses Material selektiv entfernt, ohne dass dabei das Material der Kanalschichten 109 innerhalb der Wortleitung-Bereiche 203 wesentlich entfernt wird und ohne dass dabei Material in den Source-/Bitleitung-Bereiche 303 des ersten mehrschichtigen Stapels 101 wesentlich entfernt wird. Es kann jedoch ein beliebiger anderer geeigneter Entfernungsprozess genutzt werden.
  • Zum Beispiel kann in einer Ausführungsform eine Ätzchemie, die Phosphor (z. B. H3PO4) enthält, verwendet werden, um die anderen Materialien des ersten mehrschichtigen Stapels 101 selektiv zu entfernen, ohne dabei das Material der Halbleiterkanalbereiche (z. B. Zinkoxid (ZnO)) und/oder das Material der Bauelementstruktur 103 wesentlich zu entfernen. In anderen Ausführungsformen kann jedoch ein beliebiges anderes geeignetes Ätzmittel genutzt werden, um andere Materialien des ersten mehrschichtigen Stapels 101 selektiv zu entfernen, ohne dabei das Material der Kanalschichten 109 (z. B. Zinkoxid (ZnO)) und/oder das Material der Bauelementstruktur 103 wesentlich zu entfernen.
  • Durch Entfernen der anderen Materialien des ersten mehrschichtigen Stapels 101 werden die Seiten der Nanostrukturen 301 innerhalb der Wortleitung-Bereiche 203 freigelegt und sind voneinander getrennt. Die Nanostrukturen 301 bilden eine Kanalstruktur zwischen gegenüberliegenden Source-/Bitleitung-Bereichen 303. In einigen Ausführungsformen wird eine sich abstimmende Selektivität des Ätzprozesses verwendet, um die Nanostrukturen 301 zu bilden, und kann derart angepasst werden, dass sich die Nanostrukturen 301 mit glatten Oberflächen bilden oder eine Vielzahl von facettierten Oberflächen umfassen. Daher können die Nanostrukturen 301 mit unterschiedlichen Profilformen gebildet werden (z. B. runden, quadratischen, rechteckigen, sechseckigen, achteckigen oder dergleichen). In der veranschaulichten Ausführungsform werden die Nanostrukturen 301 so gebildet, dass sie ein quadratisches Profil aufweisen, bei dem die Kanalbreite etwa gleich der ursprünglichen Dicke der Nanostrukturen 301 ist, die Ätzprozesse können jedoch auch dazu genutzt werden, diese Dicke zu verringern.
  • Sobald die Nanostrukturen 301 gebildet worden ist, können eventuell vorhandene verbleibende Abschnitte der Maskenschicht, der zurückgebliebenen Abstandshalter und/oder des zurückgebliebenen Fotolacks unter Verwendung eines oder mehrerer geeigneter Entfernungsprozesse (z. B. Nassätzung, Trockenätzung oder dergleichen) entfernt werden, welche ein oder mehrere Ätzmittel nutzen, die selektiv gegenüber den Materialien der Maskenschicht, der zurückgebliebenen Abstandshalter und/oder des zurückgebliebenen Fotolacks sind. Es kann jedoch ein beliebiger geeigneter Entfernungsprozess genutzt werden.
  • 5 veranschaulicht die Bildung des Gate-Dielektrikum-Materials 401 auf Seitenwänden der Source-/Bitleitung-Bereiche 303 in den Wortleitung-Bereichen 203 des ersten mehrschichtigen Stapels 101 und auf freigelegten Flächen der Nanostrukturen 301 zwischen Seitenwänden der Source-/Bitleitung-Bereiche 303 innerhalb der Wortleitung-Bereiche 203 des ersten mehrschichtigen Stapels 101. Das Gate-Dielektrikum-Material 401 wird als konformer dünner Film gebildet. Gemäß einigen Ausführungsformen kann das Gate-Dielektrikum-Material 401 unter Verwendung einer oder mehrerer Schichten aus annehmbarem dielektrischem Material, das zum Speichern von Digitalwerten geeignet ist, wie mehrschichtige Dielektrika (z. B. Oxid-Nitrid-Oxid (ONO), Nitrid-Oxid-Nitrid (NON) oder dergleichen); anderen Dielektrika (z.B. Siliziumoxinitrid (SiON), Siliziumnitrid (SiN) oder dergleichen); ferroelektrischen (FE-) Materialien, wie Hafniumzirkoniumoxid (HfZrO); Zirkoniumoxid (ZrO); undotiertem Hafniumoxid (HfO); dotierten Hafniumoxiden (z. B. HfLaO unter Verwendung von Lanthan (La) als Dotierstoff, HfSiO unter Verwendung von Silizium (Si) als Dotierstoff, HfAlO unter Verwendung von Aluminium (A1) als Dotierstoff oder dergleichen); Kombinationen; oder dergleichen gebildet werden. Das Material des Gate-Dielektrikum-Materials 401 kann durch einen annehmbaren Abscheidungsprozess wie ALD, CVD, PVD oder dergleichen gebildet werden.
  • 6 veranschaulicht die Bildung von umgreifenden Wortleitungsstrukturen 501, die über dem Gate-Dielektrikum-Material 401 innerhalb der Wortleitung-Bereiche 203 des ersten mehrschichtigen Stapels 101 gebildet werden. Sobald das Gate-Dielektrikum-Material 401 abgeschieden worden ist, kann ein Planarisierungsprozess (z. B. eine chemisch-mechanische Planarisierung (CMP)) durchgeführt werden, um das Gate-Dielektrikum-Material 401 an der Oberseite des ersten mehrschichtigen Stapels 101 zu entfernen. Daher können die Metallleitungsschichten 111 zur weiteren Verarbeitung freigelegt werden. Die umgreifenden Wortleitungsstrukturen 501 können eine oder mehrere Schichten, wie Klebeschichten, Sperrschichten, Diffusionsschichten und Füllschichten, und dergleichen umfassen. In einigen Ausführungsformen schließen die umgreifenden Wortleitungsstrukturen 501 eine Klebeschicht und eine leitfähige Schicht ein. Die Klebeschicht kann aus Metallnitrid, wie Titannitrid, Tantalnitrid, Zirkoniumnitrid, Hafniumnitrid oder dergleichen, gebildet werden. Die leitfähige Schicht kann aus einem Metall wie Wolfram, Kobalt, Aluminium, Nickel, Kupfer, Silber, Gold, Legierungen davon oder dergleichen gebildet werden. Das Material der Klebeschicht ist ein Material mit guter Haftung an dem Material des Gate-Dielektrikum-Materials 401, und das Material der leitfähigen Schicht ist ein Material mit guter Haftung an dem Material der Klebeschicht. In Ausführungsformen, in denen das Gate-Dielektrikum-Material 401 aus einem Oxid, wie einem Oxid-Nitrid-Oxid-Film (ONO-Film), gebildet wird, kann die Klebeschicht aus Titannitrid sein, und die leitfähige Schicht kann aus Wolfram sein. Die Klebeschicht und die leitfähige Schicht können jeweils durch einen annehmbaren Abscheidungsprozess, wie ALD, CVD, PVD oder dergleichen, gebildet werden. Das Material der umgreifenden Wortleitungsstrukturen 501 kann die verbleibende Öffnung in den Wortleitung-Bereichen 203 füllen und überfüllen und über den oberen Flächen des ersten mehrschichtigen Stapels 101 außerhalb der Wortleitung-Bereiche 203 gebildet werden. Die leitfähige Schicht füllt die verbleibende Fläche der Gategräben 201. Nach der Abscheidung kann das Material der umgreifenden Wortleitungsstrukturen 501 und das Gate-Dielektrikum-Material 401 unter Verwendung eines Prozesses, wie chemisch-mechanische Planarisierung, eines Rückätzprozesses, Kombinationen davon oder dergleichen mit der obersten Schicht des ersten mehrschichtigen Stapels 101 planarisiert werden.
  • Es wird nun auf 7 Bezug genommen. Diese Figur veranschaulicht die Bildung eines gestapelten 3D-Speicher-Arrays 600 aus der in 6 veranschaulichten Struktur gemäß einigen Ausführungsformen. Das gestapelte 3D-Speicher-Array 600 umfasst eine Vielzahl von ersten gestapelten Speicherzellen 613 (z. B. 1T2R-Speicherzellen). In der veranschaulichten Ausführungsform umfasst jede der ersten gestapelten Speicherzellen 613 einen Transistor (z. B. einen ersten Transistor T1, einen zweiten Transistor T2) und zwei Widerstände (z. B. einen ersten Widerstand R1, einen zweiten Widerstand R2), für welche bei Schreibvorgängen Werte gesetzt/zurückgesetzt werden können. Wenn zum Beispiel eine Schreibspannung (Vw) an die metallische Source-/Bitleitung 603 benachbart zu dem ersten Widerstand R1 angelegt wird und eine Wortleitungsspannung (VWL) an das 605 des ersten Transistors T1 angelegt wird, kann ein Schreibvorgang durchgeführt werden, um einen für den ersten Widerstand R1 gespeicherten Wert zu setzen/zurückzusetzen. In ähnlicher Weise kann durch Anlegen der Schreibspannung (Vw) an die metallische Source-/Bitleitung 603 benachbart zu dem zweiten Widerstand R1 und Anlegen der Schreibspannung (VWL) an das 605 des ersten Transistors T1 ein Schreibvorgang durchgeführt werden, um den für den zweiten Widerstand R2 gespeicherten Wert zu setzen/zurückzusetzen. Ähnliche Schreibvorgänge können für den zweiten Transistor T2, den dritten Widerstand R3 und den vierten Widerstand R4 durchgeführt werden. Obwohl Ausführungsformen des Speicher-Arrays 600 unter Verwendung z. B. der 1T2R-Konfiguration beschrieben wurden, können auch andere Ausführungsformen, z.B. eine 2T2R-Konfiguration (nicht gezeigt), genutzt werden. Anstelle eines gemeinsamen Transistors mit zwei Widerständen (z. B.lT2R-Konfiguration) kann bei der 2T2R-Konfiguration jede Speicherzelle 613 mit zwei Transistoren und zwei Widerständen (z. B. R1 und R2) gebildet werden. Die zwei Transistoren der 2T2R-Konfiguration können mit unabhängigen Kanalbereichen 109 gebildet werden, die durch eine optionale Schicht (nicht gezeigt) der Isolationsschichten 107 getrennt sind. Daher können die zwei Transistoren der 2T2R-Konfiguration bei Schreibvorgängen unabhängig voneinander mit einem der beiden Widerstände (z. B. R1 und R2) arbeiten.
  • Wie unten ausführlich erörtert wird, kann bei der späteren Bildung eines 3D-Speicherbauelements das gestapelte 3D-Speicher-Array 600 darüber hinaus mit einer Treppenkontaktstruktur und BEOL-kompatiblen Dioden gebildet werden. Daher wird für die gestapelten Speicherzellen 613 ein robustes Design bereitgestellt, welches verhindert, dass bei Schreibvorgängen auf die Widerstände Probleme mit Schreibstörungen auftreten. Weitere Einzelheiten zum Betrieb der gestapelten Speicherzellen 613 werden unten mit Bezug auf eine Ersatzschaltung der Speicherschaltung 1200 bereitgestellt. Die Isolationsschichten 107 isolieren die gestapelten Speicherzellen 613 voneinander. Außerdem isolieren Gate-Isolationsstopfen 601 die umgreifenden Gates 605 benachbarter Stapel der ersten gestapelten Speicherzellen voneinander. Gemäß einigen Ausführungsformen können die umgreifenden Gates 605 und die Gate-Isolationsstopfen 601 gebildet werden, indem zunächst Wortleitungsspalte durch die umgreifenden Wortleitungsstrukturen 501 (in 6 gezeigt) gebildet werden. Die Wortleitungsspalte können unter Verwendung beliebiger Fotolithografie- und Ätztechniken gebildet werden, die zum Ätzen des Materials der umgreifenden Wortleitungsstrukturen 501 geeignet sind. Das Ätzen kann anisotrop sein. In einigen Ausführungsformen können die Wortleitungsspalte durch eine Folge angemessener Ätzungen (z. B. Trockenätzungen und/oder Nassätzungen) gebildet werden. Gemäß einigen Ausführungsformen wird eine Trockenätzung unter Verwendung eines auf Fluor basierenden Gases (z. B. C4F6), welches mit Wasserstoff (H2) oder Sauerstoff (O2) gemischt ist, durchgeführt, um die leitfähige Schicht der umgreifenden Wortleitungsstrukturen 501 zu entfernen, und eine Nassätzung wird unter Verwendung einer Lösung aus Salpetersäure (HNO3) und Fluorwasserstoffsäure (HF) durchgeführt, um die Klebeschicht der umgreifenden Wortleitungsstrukturen 501 zu entfernen. Es können jedoch andere geeignete Entfernungsprozesse genutzt werden, um das Material aus den Wortleitungsspalten zu entfernen. Daher sind die umgreifenden Wortleitungsstrukturen 501 durch die Wortleitungsspalte in einzelne Strukturen der umgreifenden Gates 605 getrennt.
  • Sobald die Wortleitungsspalte durch die umgreifenden Wortleitungsstrukturen 501 hindurch gebildet worden sind, können die Gate-Isolationsstopfen 601 unter Verwendung eines beliebigen der annehmbaren dielektrischen Materialien und/oder Abscheidungsprozesse gebildet werden, die zur Bildung des Gate-Dielektrikum-Materials 401 verwendet wurden. Zum Beispiel können die Gate-Isolationsstopfen 601 unter Verwendung eines dielektrischen Materials (z.B. Siliziumoxid) und eines annehmbaren Abscheidungsprozesses (z. B. ALD) gebildet werden, um die Wortleitungsspalte zu füllen bzw. zu überfüllen. Nach dem Füllen und/oder Überfüllen können die Gate-Isolationsstopfen 601 planarisiert werden (z. B. mittels CMP), um überschüssiges Material der Gate-Isolationsstopfen 601 außerhalb der Wortleitungsspalte zu entfernen und um überschüssiges Material des Gate-Dielektrikum-Materials 401 über der Oberseite des ersten mehrschichtigen Stapels 101 zu entfernen. Daher sind die Oberseiten der Gate-Isolationsstopfen 601, des Gate-Dielektrikum-Materials 401 und der umgreifenden Gates 605 koplanar mit einer Oberseite des ersten mehrschichtigen Stapels 101, und die getrennten Strukturen der umgreifenden Gates 605 sind durch die Gate-Isolationsstopfen 601 voneinander isoliert. Die Nanostrukturen 301 (in 4 gezeigt) des ersten Transistors T1 und des zweiten Transistors T2 werden aus den Kanalschichten 109 gebildet und, wie oben beschrieben, von dem Gate-Dielektrikum 401 umgeben. Das umgreifende Gate 605 umgibt die Kanalbereiche des ersten Transistors T1 und des zweiten Transistors T2 und ist durch das Gate-Dielektrikum-Material 401 von der Nanostruktur 301 getrennt. Die metallischen Source-/Bitleitungen 603 des ersten Transistors T1 und des zweiten Transistors T2 werden während des oben beschriebenen Drahtfreisetzungsprozesses aus den Metallleitungsschichten 111 gebildet. Das Gate-Dielektrikum-Material 401 isoliert das umgreifende Gate 605 von den Seitenwänden der Kanalschichten 109 und den metallischen Source-/Bitleitungen 603. Das Gate-Dielektrikum-Material 401 isoliert das umgreifende Gate 605 ferner von den Seitenwänden des ersten Widerstands R1 und des zweiten Widerstands R2.
  • In der veranschaulichten Ausführungsform wird der erste Widerstand R1 mit den metallischen Source-/Bitleitungen 603 auf einer ersten Seite des ersten Transistors T1 gekoppelt. Der zweite Widerstand R2 wird mit den metallischen Source-/Bitleitungen 603 auf einer zweiten Seite des ersten Transistors T1 gekoppelt. Jede der ersten Widerstände R1 und der zweiten Widerstände R2 umfasst einen resistiven Speicherfilm 611 und eine obere Elektrode 609. Während des oben beschriebenen Drahtfreisetzungsprozesses werden die resistiven Speicherfilme 611 aus der dielektrischen Speicherschicht 113 gebildet. Die resistiven Speicherfilme 611 werden mit einer jeweiligen der metallischen Source-/Bitleitungen 603 auf gegenüberliegenden Seiten des ersten Transistors T1 gekoppelt. Die oberen Elektroden 609 werden während des oben erwähnten Drahtfreisetzungsprozesses aus den Metallleitungsschichten 111 gebildet. Jede der oberen Elektroden 609 wird mit den resistiven Speicherfilmen 611 des ersten Widerstands R1 bzw. des zweiten Widerstands R2 gekoppelt. Die resistiven Speicherfilme 611 können mindestens zwei Zustände aufweisen: einen hochohmigen Zustand und einen niederohmigen Zustand, welche zwei logischen Zuständen entsprechen können, und zwar einem gesetzten Zustand und einem zurückgesetzten Zustand. Der Zustand der resistiven Speicherfilme 611 kann bestimmt werden, indem eine Spannung an die resistiven Speicherfilme 611 angelegt wird und ein durch die resistiven Speicherfilme 611 fließender Strom bestimmt wird (z. B., indem bestimmt wird, ob die resistiven Speicherfilme 611 einen hoch- oder einem niederohmigen Zustand aufweisen, um ein entsprechendes Bit auszulesen, das von den resistiven Speicherfilmen 611 gespeichert wird). In der veranschaulichten Ausführungsform werden die resistiven Speicherfilme 611 des ersten Widerstands R1 mit den metallischen Source-/Bitleitungen 603 auf einer Seite der Kanalschichten 109 des ersten Transistors T1 gekoppelt, und die resistiven Speicherfilme 611 des zweiten Widerstands R2 werden mit den metallischen Source-/Bitleitungen 603 auf der anderen Seite der Kanalschichten 109 des ersten Transistors T1 gekoppelt. Daher kann der erste Transistor T1 ein gemeinsamer Zugriffstransistor zum Aktivieren von Lese-/Schreibvorgängen entweder des ersten Widerstands R1 oder des zweiten Widerstands R2 sein.
  • In der veranschaulichen Ausführungsform aus 7 wird eine zweite gestapelte Speicherzelle 613 aus der zweiten Folge 105b von Materialschichten gebildet und über den ersten gestapelten Speicherzellen 613 gestapelt, die aus der ersten Folge 105a von Materialschichten ausgebildet sind. In der veranschaulichten Ausführungsform umfasst jede der ersten gestapelten Speicherzellen 613 einen zweiten Transistor T2 und zwei Widerstände (z. B. einen dritten Widerstand R3 und einen vierten Widerstand R4). Die resistiven Speicherfilme 611 des dritten Widerstands R3 werden mit den metallischen Source-/Bitleitungen 603 auf einer Seite der Kanalschicht 109 des zweiten Transistors T2 gekoppelt, und die resistiven Speicherfilme 611 des vierten Widerstands R4 werden mit den metallischen Source-/Bitleitungen 603 auf der anderen Seite der Kanalschicht 109 des zweiten Transistors T2 gekoppelt. Daher kann der zweite Transistor T2 ein gemeinsamer Zugriffstransistor zum Aktivieren von Lese-/Schreibvorgängen entweder des dritten Widerstands R3 oder des vierten Widerstands R4 sein. In der veranschaulichten Ausführungsform isoliert das Gate-Dielektrikum-Material 401 das umgreifende Gate 605 von den Seitenwänden des mehrschichtigen Stapels 101 in den Source-/Bitleitung-Bereichen 303. Außerdem isolieren die Gate-Isolationsstopfen 601 die umgreifenden Gates 605 benachbarter Stapel der ersten gestapelten Speicherzellen 613.
  • 8 ist eine perspektivische Ansicht eines zweiten 3D-Speicherbauelements 850 mit einer Treppenkontaktstruktur 800 benachbart zu dem zweiten gestapelten 3D-Speicher-Array 600 gemäß einigen Ausführungsformen. Insbesondere veranschaulicht 8 die Bildung der Treppenkontaktstruktur 800 in dem zweiten Bereich 117 des zweiten mehrschichtigen Stapels 101 benachbart zu dem zweiten gestapelten 3D-Speicher-Array 600, das innerhalb des ersten Bereichs 115 des zweiten mehrschichtigen Stapels 101 ausgebildet ist, gemäß einigen Ausführungsformen. Obwohl die veranschaulichte Ausführungsform auf die Bildung der Treppenkontaktstruktur 800 in dem zweiten Bereich 117 des zweiten mehrschichtigen Stapels 101 gerichtet ist, versteht es sich, dass eine Treppenstruktur mit ähnlichem Design geeignet innerhalb des zweiten Bereichs 117 des zweiten mehrschichtigen Stapels 101 benachbart zu dem gestapelten 3D-Speicher-Array 600 gebildet werden kann. Alle derartigen Kombinationen von Treppenstrukturen und Speicher-Arrays liegen innerhalb des Umfangs der Ausführungsformen.
  • 8 veranschaulicht ferner die Bildung einer ersten Zwischenmetall-Dielektrikumschicht (IMD-Schicht - inter-metal dielectric layer) 803 über der Treppenkontaktstruktur 800. Die erste IMD-Schicht 803 wird innerhalb der Gategräben 201, die sich in den zweiten Bereich 117 des zweiten mehrschichtigen Stapels 101 erstrecken, und über den freigelegten Oberflächen der Treppenkontaktstruktur 800 gebildet. Außerdem veranschaulicht 8 Dioden 801, die über der ersten IMD-Schicht 803 ausgebildet sind, leitfähige Kontakte 805, die über den Dioden 801 und umgreifenden Gates 605 ausgebildet sind, und leitfähige Zwischenschicht-Durchkontaktierungen (Through Interlayer Vias - TIVs) 807, welche die Dioden 801 und die leitfähigen Kontakte 805 elektrisch mit der Treppenkontaktstruktur 800 koppeln.
  • Gemäß einigen Ausführungsformen stellt der Abschnitt der Treppenkontaktstruktur 800, welcher der ersten Schnittlinie A-A in 8 zugeordnet ist, Kontakt mit den Bitleitungen der Transistoren bereit, die innerhalb des zweiten gestapelten 3D-Speicher-Arrays 600 ausgebildet sind. Daher kann der Abschnitt der Treppenkontaktstruktur 800, welcher der ersten Schnittlinie A-A zugeordnet ist, vorliegend als Bitleitungstreppenabschnitt, BL-Treppenabschnitt, Bitleitungstreppe, BL-Treppe oder dergleichen bezeichnet werden. Außerdem stellt in der veranschaulichten Ausführungsform der Abschnitt der Treppenkontaktstruktur 800, welcher der zweiten Schnittlinie B-B in 8 zugeordnet ist, Kontakt mit den Sourceleitungen der Transistoren bereit, die innerhalb des zweiten gestapelten 3D-Speicher-Arrays 600 ausgebildet sind. Daher kann der Abschnitt der Treppenkontaktstruktur 800, welcher der zweiten Schnittlinie B-B zugeordnet ist, vorliegend als Sourceleitungstreppenabschnitt, SL-Treppenabschnitt, Sourceleitungstreppe, SL-Treppe oder dergleichen bezeichnet werden.
  • 9 veranschaulicht eine Querschnittsansicht der Treppenkontaktstruktur 800 entlang einer ersten Schnittlinie A-A aus 8. In der veranschaulichten Ausführungsform wird die Treppenkontaktstruktur 800 derart gebildet, dass ein Abschnitt der metallischen Source-/Bitleitungen 603 und ein Abschnitt der oberen Elektroden 609 jeder der zweiten mehrschichtigen Folgen 105 freigelegt werden. Zum Beispiel kann die Treppenkontaktstruktur 800 durch eine Vielzahl von Ätzprozessen gebildet werden, wobei jeder der Ätzprozesse, um einen anderen Abschnitt des zweiten 3D-Speicherbauelements 850 zur Entfernung freizulegen, unter Verwendung einer anderen Ätzmaske (z. B. einem strukturierten Fotolack) und, um unterschiedliche Ätztiefen zu erreichen, mit unterschiedlicher Ätzdauer durchgeführt wird. Das zweite gestapelte 3D-Speicher-Array 600 kann während des Ätzens zur Bildung der Treppenkontaktstruktur 800 durch die Ätzmaske geschützt bleiben.
  • Wie in 9 veranschaulicht ist, wird ein Abschnitt jeder der zweiten mehrschichtigen Folgen 105, der seitlich fern von dem zweiten gestapelten 3D-Speicher-Array 600 liegt, entfernt, um die Treppenkontaktstruktur 800 zu bilden. Der Flächeninhalt der entfernten Abschnitte der zweiten mehrschichtigen Folge 105 nimmt in einer vertikalen Richtung fort von der Bauelementstruktur 103 zu. Je höher (je weiter fort von der Bauelementstruktur 103) die metallischen Source-/Bitleitungen 603 und/oder die oberen Elektroden 609 innerhalb der zweiten mehrschichtigen Folge 105 liegen, umso größer ist beispielsweise die Fläche der darüberliegenden Schichten innerhalb der zweiten mehrschichtigen Folge 105, die entfernt wird, um Abschnitte der metallischen Source-/Bitleitungen 603 und/oder der oberen Elektroden 609 freizulegen.
  • Die Treppenkontaktstruktur 800 kann gebildet werden, indem nach der Bildung des zweiten gestapelten 3D-Speicher-Arrays 600 zunächst ein Fotolack 901 über dem zweiten mehrschichtigen Stapel 101 platziert wird. Der Fotolack 901 kann unter Verwendung einer Aufschleudertechnik ausgebildet und unter Verwendung von annehmbaren Fotolithografietechniken strukturiert werden. Das Strukturieren des Fotolacks 901 kann einen Abschnitt des zweiten mehrschichtigen Stapels 101 in dem zweiten Bereich 117 freilegen, während verbleibende Abschnitte des zweiten mehrschichtigen Stapels 101 maskiert werden. Sobald der Fotolack 901 strukturiert worden ist, können eine oder mehrere Schichten des zweiten mehrschichtigen Stapels 101 in dem freigelegten Abschnitt (z. B. dem ersten Treppenbereich 903a) unter Verwendung eines geeigneten Treppen-Ätzprozesses für die zu entfernenden Materialien entfernt werden. Der Treppen-Ätzprozess kann ein beliebiger annehmbarer Ätzprozess sein, wie Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE - Neutral Beam Etch) oder dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Gemäß einigen Ausführungsformen kann das Ätzen Abschnitte einer oder mehrerer Materialschichten des zweiten mehrschichtigen Stapels 101 entfernen, die in dem ersten Treppenbereich 903a freigelegt sind, und kann an einer Materialschicht stoppen, die unter der einen oder den mehreren zu entfernenden Materialschichten liegt. In einigen Ausführungsformen kann ein rekursiver Ätzprozess derart verwendet werden, dass der Fotolack 901 strukturiert wird, um einen ersten gewünschten Abschnitt der obersten Schicht der Isolationsschichten 107 (z.B. den ersten Treppenbereich 903a) freizulegen, und dann wird der strukturierte Fotolack 901 in einem Schritt des rekursiven Ätzprozesses als Maske verwendet, um seine Struktur auf die oberste Schicht der Isolationsschichten 107 zu übertragen. Nach der Übertragung werden Abschnitte des zweiten mehrschichtigen Stapels 101 freigelegt, und die oberste Schicht der Isolationsschichten 107 kann in einem weiteren Schritt des rekursiven Ätzprozesses als Hartmaske verwendet werden, um die Struktur der Hartmaske auf eine oder mehrere Schichten des zweiten mehrschichtigen Stapels 101 zu übertragen. Nach der Übertragung werden Abschnitte einer darunterliegenden Schicht des zweiten mehrschichtigen Stapels 101 in der Treppenkontaktstruktur 800 freigelegt.
  • In einigen Ausführungsformen kann eine Schicht des zweiten mehrschichtigen Stapels 101 als Ätzstoppschicht verwendet werden, um die Entfernung von Material während einzelner Ätzschritte des rekursiven Ätzprozesses zu steuern. In einigen Ausführungsformen kann der Ätzprozess ein zeitgesteuerter Prozess sein, um die Entfernung von Material während des Ätzprozesses zu steuern. Alle derartigen Ätzprozesse und alle derartigen Kombinationen derartiger Ätzprozesse können verwendet werden, um die Treppenkontaktstruktur 800 zu bilden, und liegen innerhalb des Umfangs der Ausführungsformen.
  • Sobald der erste Treppenbereich 903a freigelegt worden ist, werden die freigelegten Abschnitte des zweiten mehrschichtigen Stapels 101 in dem ersten Treppenbereich 903a unter Verwendung des Fotolacks 901 als Maske in einem Treppen-Ätzprozess geätzt. Ein oder mehrere Ätzschritte können in dem ersten Treppenbereich 903a durchgeführt werden, bis eine gewünschte Schicht freigelegt worden ist. Sobald die gewünschte Schicht des zweiten mehrschichtigen Stapels 101 freigelegt worden ist, kann der Fotolack 901 getrimmt werden, um einen weiteren Abschnitt des zweiten mehrschichtigen Stapels 101 in einem zweiten Treppenbereich 903b freizulegen, während verbleibende Abschnitte des zweiten mehrschichtigen Stapels 101 außerhalb des zweiten Treppenbereichs 903b maskiert werden. Die freigelegten Abschnitte des zweiten mehrschichtigen Stapels 101 in dem zweiten Treppenbereich 903b können geätzt werden, indem der Treppen-Ätzprozess unter Verwendung des getrimmten Fotolacks als Maske wiederholt wird.
  • Das Trimmen des Fotolacks 901 und der Treppen-Ätzprozess können wiederholt werden, bis eine gewünschte Anzahl von Treppenkontaktflächen 905 freigelegt worden ist. In der veranschaulichten Ausführungsform werden acht der Treppenkontaktflächen (z. B. 905a, 905B, 905c, 905d, 905e, 905f, 905g und 905h) freigelegt, wobei das letzte Trimmen des Fotolacks 901 die achte Treppenkontaktfläche 905h freilegt. Entsprechend einer gewünschten Struktur eines 3D-Speicherbauelements können jedoch mehr oder weniger Treppenkontaktflächen 905 gebildet werden. Zum Beispiel können in einem zweiten mehrschichtigen Stapel 101, der eine geringere Anzahl von metallischen Source-/Bitleitungen 603 und/oder oberen Elektroden 609 (z. B. vier) umfasst, weniger Treppenkontaktflächen 905 (z. B. vier) gebildet werden. In einem weiteren Beispiel können in einem zweiten mehrschichtigen Stapel 101, der eine größere Anzahl von metallischen Source-/Bitleitungen 603 und/oder oberen Elektroden 609 (z. B. neun, zehn, elf, zwölf, ... usw.) umfasst, mehr Treppenkontaktflächen 905 (z. B. neun, zehn, elf, zwölf, ... usw.) gebildet werden. Die Treppenkontaktstruktur 800 kann mit einer beliebigen geeigneten Anzahl von Treppenkontaktflächen 905 gebildet werden.
  • Weiter mit 10A: Nach der Bildung der Treppenkontaktstruktur 800 wird die erste IMD-Schicht 803 über der Treppenkontaktstruktur 800 gebildet. In einigen Ausführungsformen wird vor dem Bilden der ersten IMD-Schicht 803 die Treppenkontaktstruktur 800 in den Bitleitungstreppenabschnitt und den Sourceleitungstreppenabschnitt getrennt, wie in 7 veranschaulicht ist. In derartigen Ausführungsformen füllt die erste IMD-Schicht 803 den Treppengraben und isoliert den Bitleitungstreppenabschnitt von dem Sourceleitungstreppenabschnitt.
  • Gemäß einigen Ausführungsformen wird die erste IMD-Schicht 803 z. B. unter Verwendung von Siliziumoxid, Siliziumnitrid oder dergleichen gebildet und durch ein geeignetes Verfahren wie CVD, PVD, ALD oder dergleichen gebildet. Nach der Bildung wird die erste IMD-Schicht 803 dann gemäß einigen Ausführungsformen mit den koplanaren Oberflächen der Isolationsschichten 107, des Gate-Dielektrikum-Materials 401, der Gate-Isolationsstopfen 601 und des umgreifenden Gates 605 in dem ersten Bereich 115 des zweiten mehrschichtigen Stapels 101 planarisiert. Die erste IMD-Schicht 803 kann unter Verwendung eines Prozesses wie chemisch-mechanische Planarisierung (CMP) planarisiert werden. Der Fotolack 901 kann vor der Planarisierung der ersten IMD-Schicht 803, z. B. unter Verwendung eines Veraschungsprozesses, entfernt werden. In einigen Ausführungsformen kann der Fotolack 901 während der Planarisierung der ersten IMD-Schicht 803 unter Verwendung des CMP-Prozesses, des Veraschungsprozesses, von Kombinationen oder dergleichen entfernt werden.
  • 10A veranschaulicht ferner die Bildung der leitfähigen TIVs 807 durch den Bitleitungstreppenabschnitt der Treppenkontaktstruktur 800 hindurch gemäß einigen Ausführungsformen. In der veranschaulichten Ausführungsform werden die leitfähigen TIVs 807 über den Treppenkontaktflächen 905 der oberen Elektroden 609 (z. B. 905a, 905d, 905e und 905h, wie in 9 gezeigt) gebildet. Gemäß einigen Ausführungsformen werden die leitfähigen TIVs 807 auch durch die erste IMD-Schicht 803 hindurch gebildet. Die in 10A gezeigten leitfähigen TIVs 807 stellen den oberen Elektroden 609 der Bitleitungstreppenstruktur des zweiten gestapelten 3D-Speicher-Arrays 600 externe Verbindung bereit.
  • In einer Ausführungsform, in der die leitfähigen TIVs 807 leitfähige Säulen (z. B. aus Wolfram, Kupfer, Aluminium, Titan, Legierungen, Kombinationen oder dergleichen) sind, können die leitfähigen TIVs 807 gebildet werden, indem zunächst die erste IMD-Schicht 803 über dem ersten Bereich 115 und dem zweiten Bereich 117 des zweiten mehrschichtigen Stapels 101 gebildet wird. Nach der Bildung wird die erste IMD-Schicht 803 unter Verwendung geeigneter Fotolithografie- und Ätzprozesse strukturiert, um Öffnungen durch die erste IMD-Schicht 803 zu bilden und Flächen der Treppenkontaktflächen 905 an gewünschten Positionen der leitfähigen TIVs 807 freizulegen. Nach der Bildung der Öffnungen können diese mit einem leitfähigen Füllmaterial (z. B. W, Al, Cu oder dergleichen) unter Verwendung eines geeigneten Abscheidungsprozesses (z. B. chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder dergleichen) gefüllt und/oder überfüllt werden. Nach der Abscheidung kann ein Planarisierungsprozess durchgeführt werden, um die oberen Flächen der leitfähigen TIVs 807 so zu planarisieren, dass sie mit einer Oberfläche der ersten IMD-Schicht 803 koplanar sind.
  • 10A veranschaulicht ferner die Bildung der Dioden 801 aus einer Oxidhalbleiterschicht 1001 eines ersten Leitungstyps und einer Oxidhalbleiterschicht 1003 eines zweiten Leitungstyps gemäß einigen Ausführungsformen. Die Dioden 801 können gebildet werden, indem zunächst eine massive Schicht einer Oxidhalbleiterschicht 1001 eines ersten Leitungstyps mit einer gewünschten Dicke über den koplanaren Flächen der ersten IMD-Schicht 803 und der leitfähigen TIVs 807 abgeschieden wird. Geeignete Oxidmaterialien, die für die Oxidhalbleiterschicht 1001 des ersten Leitungstyps verwendet werden können, schließen Materialien wie Zinkoxid (ZnO), Indiumgalliumzinkoxid (IGZO), Indiumwolframoxid (IWO), Indiumzinnoxid (ITO), Indiumgalliumzinkzinnoxid (IGZTO) oder dergleichen ein und können beispielsweise unter Verwendung von chemischer Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), physikalischer Gasphasenabscheidung (PVD) oder dergleichen gebildet werden. Die Oxidhalbleiterschicht 1001 des ersten Leitungstyps kann unter Verwendung eines beliebigen geeigneten Dotierprozesses (z. B. In-situ-Dotierung während des epitaktischen Aufwachsens, Implantation nach der Abscheidung, Kombinationen oder dergleichen) so dotiert werden, dass sie einen ersten Leitungstyp (z. B. p-leitend, n-leitend, p+-leitend oder dergleichen) aufweist. In Ausführungsformen, in denen der erste Leitungstyp p-leitend ist, kann die Oxidhalbleiterschicht 1001 des ersten Leitungstyps unter Verwendung eines Dotierstoffs wie Borhydrid (z. B. Diboran B2H6) dotiert werden. Es können jedoch beliebige geeignete Materialien, Abscheidungsprozesse, Dotierstoffe und/oder Dotierprozesse genutzt werden, um die Oxidhalbleiterschicht 1001 des ersten Leitungstyps zu bilden. In Ausführungsformen, in denen der erste Leitungstyp n-leitend ist, kann die Oxidhalbleiterschicht 1001 des ersten Leitungstyps unter Verwendung eines Dotierstoffs wie Monophosphan (PH3) dotiert werden. Es können jedoch beliebige geeignete Materialien, Abscheidungsprozesse, Dotierstoffe und/oder Dotierprozesse genutzt werden, um die Oxidhalbleiterschicht 1001 des ersten Leitungstyps zu bilden.
  • Nach der Abscheidung wird die Oxidhalbleiterschicht 1001 des ersten Leitungstyps z.B. unter Verwendung von CMP planarisiert. Daher wird die Oxidhalbleiterschicht 1001 des ersten Leitungstyps über den leitfähigen TIVs 807 gebildet und elektrisch über diese durch die erste IMD-Schicht 803 hindurch mit den oberen Elektroden 609 der Bitleitungstreppenstruktur gekoppelt.
  • Die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps kann durch Abscheiden einer massiven Schicht aus einem zweiten Oxidhalbleitermaterial mit einer gewünschten Dicke über der Oxidhalbleiterschicht 1001 des ersten Leitungstyps gebildet werden. Die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps kann unter Verwendung beliebiger der Oxidmaterialien und Prozesse gebildet werden, die zum Bilden der Oxidhalbleiterschicht 1001 des ersten Leitungstyps geeignet sind. Das zweite Oxidhalbleitermaterial kann unter Verwendung des gleichen Oxidmaterials wie das erste Oxidhalbleitermaterial gebildet werden, es können jedoch auch andere Oxidmaterialien verwendet werden. Das zweite Oxidhalbleitermaterial wird jedoch derart gebildet, dass es entgegengesetzt zu dem Material der Oxidhalbleiterschicht 1001 des ersten Leitungstyps dotiert wird. Zum Beispiel wird in Ausführungsformen, in denen die Oxidhalbleiterschicht 1001 des ersten Leitungstyps unter Verwendung von p- oder p+-Dotierstoffen dotiert wird, die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps derart dotiert, dass sie einen zweiten Leitungstyp (z. B. n-leitend) aufweist. In anderen Ausführungsformen, in denen die Oxidhalbleiterschicht 1001 des ersten Leitungstyps unter Verwendung von n-Dotierstoffen dotiert wird, wird die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps derart dotiert, dass sie den zweiten Leitungstyp (z. B. p-leitend oder p+-leitend) aufweist. Nach der Abscheidung wird die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps planarisiert, z.B. unter Verwendung von CMP. Daher wird die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps über der Oxidhalbleiterschicht 1001 des ersten Leitungstyps gebildet und elektrisch mit dieser gekoppelt.
  • Nach der Bildung werden die Oxidhalbleiterschicht 1001 des ersten Leitungstyps und die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps unter Verwendung geeigneter Fotolithografie- und Ätzprozesse strukturiert, um die Dioden 801 zu bilden. Die Dioden 801 werden an gewünschten Positionen über den leitfähigen TIVs 807 der Bitleitungstreppenkontaktstruktur gebildet. Daher ist die Bildung der Dioden 801 mit Back-End-of-Line-Prozessen (BEOL-Prozessen) kompatibel.
  • 10A veranschaulicht ferner die Bildung eines ersten Satzes von leitfähigen Kontakten 805 zur externen Verbindung mit den Dioden 801 gemäß einigen Ausführungsformen. Die leitfähigen Kontakte 805 können gebildet werden, indem zunächst eine zweite IMD-Schicht 1005 über der Oberfläche der ersten IMD-Schicht 803 und der Dioden 801 abgeschieden wird. In einigen Ausführungsformen kann die zweite IMD-Schicht 1005 auch über koplanaren Oberflächen der Isolationsschichten 107, des Gate-Dielektrikum-Materials 401, der Gate-Isolationsstopfen 601 und des umgreifenden Gates 605 in dem ersten Bereich 115 des zweiten mehrschichtigen Stapels 101 gebildet werden. Die zweite IMD-Schicht 1005 kann während der weiteren Verarbeitung der Treppenkontaktstruktur 800 in dem zweiten mehrschichtigen Stapel 101 als Schutzschicht in dem ersten Gebiet 115 dienen. In anderen Ausführungsformen wird vor dem Bilden der zweiten IMD-Schicht 1005 eine getrennte Schutzschicht (nicht gezeigt) über dem ersten Gebiet 115 gebildet. Die zweite IMD-Schicht 1005 kann unter Verwendung beliebiger der Materialien und Prozesse gebildet werden, die zum Bilden der ersten IMD-Schicht 803 geeignet sind. Nach der Bildung wird die zweite IMD-Schicht 1005 unter Verwendung geeigneter Fotolithografie- und Ätzprozesse strukturiert, um Öffnungen durch die zweite IMD-Schicht 1005 an gewünschten Positionen der leitfähigen Kontakte 805 zu bilden. Daher liegen die Dioden 801 durch die Öffnungen in der zweiten IMD-Schicht 1005 frei.
  • 10A veranschaulicht ferner die Bildung von leitfähigen Kontakten 805 zur Verbindung mit den Dioden 801 gemäß einigen Ausführungsformen. In einigen Ausführungsformen ein optionaler Silizidbildungsprozess unter Verwendung von angemessenen Materialien wie Titan, Nickel, Kobalt oder Erbium, um die Schottky-Barrierenhöhe der leitfähigen Kontakte 805 zu reduzieren. Es können jedoch auch andere Metalle, wie Platin, Palladium und dergleichen, für den optionalen Silizidbildungsprozess verwendet werden. In einigen Ausführungsformen wird der optionale Silizidbildungsprozess unter Verwendung einer flächendeckenden Abscheidung einer angemessenen Metallschicht in den Öffnungen und über den freigelegten Flächen der Dioden 801 durchgeführt. Der flächendeckenden Abscheidung folgt ein Temperschritt, welcher bewirkt, dass die Metallschicht mit dem darunterliegenden freiliegenden zweiten Oxidhalbleitermaterial (z. B. ZnO) der Dioden 801 reagiert. Dann wird nicht umgesetztes Metall entfernt, beispielsweise durch einen selektiven Ätzprozess. In anderen Ausführungsformen wird der optionale Silizidbildungsprozess weggelassen.
  • Die leitfähigen Kontakte 805 können durch Abscheiden eines leitfähigen Materials, wie W, Al, Cu, Co, Ti, Ta, Ru, TiN, TiAl, TiAlN, TaN, TaC, NiSi, CoSi, Kombinationen davon oder dergleichen, in die Öffnungen und über den freigelegten Flächen der Dioden 801 oder (sofern vorhanden) über den optionalen Silizidkontakten gebildet werden. Das leitfähige Material kann unter Verwendung eines Prozesses wie Sputtern, chemische Gasphasenabscheidung, Elektroplattieren, stromloses Plattieren oder dergleichen abgeschieden werden, um die Öffnungen zu füllen und/oder zu überfüllen. Nach dem Füllen bzw. Überfüllen kann eventuell außerhalb der Öffnungen abgeschiedenes leitfähiges Material unter Verwendung eines Planarisierungsprozess wie chemisch-mechanisches Polieren (CMP) entfernt werden. Es können jedoch beliebige geeignete Abscheidungsprozesse und Planarisierungsprozesse verwendet werden.
  • Sobald der erste Satz von leitfähigen Kontakten 805 zu den Dioden 801 gebildet worden ist, können Bitleitungen 1007 über den leitfähigen Kontakten 805 gebildet werden. 10A bezeichnet außerdem den ersten Satz von leitfähigen Kontakten 805 als erste Bitleitung BL1 und zweite Bitleitung BL2, die dem ersten Zugriffstransistor T1 zugeordnet sind, und als dritte Bitleitung BL3 und vierte Bitleitung BL4, die dem zweiten Zugriffstransistor T2 des zweiten gestapelten 3D-Speicher-Arrays 600 zugeordnet sind. Die leitfähigen Kontakte 805 bilden eine externe Verbindung zwischen den Bitleitungen 1007 des zweiten gestapelten 3D-Speicher-Arrays 600 und darunterliegenden aktiven Bauelementen und/oder Signal-, Stromversorgungs- und Masseleitungen in der Bauelementstruktur 103.
  • Es wird nun auf 10B Bezug genommen. Diese Figur veranschaulicht die Bildung eines zweiten Satzes von leitfähigen TIVs 807 durch den Sourceleitungstreppenabschnitt der Treppenkontaktstruktur 800 gemäß einigen Ausführungsformen. Der zweite Satz von leitfähigen TIVs 807 stellt den metallischen Source-/Bitleitungen 603 in der Sourceleitungstreppenstruktur, die dem zweiten gestapelten 3D-Speicher-Array 600 zugeordnet ist, externe Verbindung bereit. In der veranschaulichten Ausführungsform wird der zweite Satz von leitfähigen TIVs 807 über den Treppenkontaktflächen 905 der metallischen Source-/Bitleitungen 603 (z. B. 905b, 905c, 905fund 905g, wie in 8 gezeigt) in dem Sourceleitungstreppenabschnitt gebildet. Der zweite Satz von leitfähigen TIVs 807 kann unter Verwendung beliebiger der oben beschriebenen Materialien und Prozesse zum Bilden des ersten Satzes von leitfähigen TIVs 807 in dem Bitleitungstreppenabschnitt gebildet werden. Der zweite Satz von leitfähigen TIVs 807 kann während des Prozesses zum Bilden des ersten Satzes von leitfähigen TIVs 807 gebildet werden, er kann jedoch auch bei anderen Prozessschritten gebildet werden.
  • 10B veranschaulicht ferner die Bildung eines zweiten Satzes von leitfähigen Kontakten 805 zur Verbindung mit dem zweiten Satz von leitfähigen TIVs 807 gemäß einigen Ausführungsformen. Der zweite Satz von leitfähigen Kontakten 805 kann gebildet werden, indem zunächst Öffnungen durch die zweite IMD-Schicht 1005 gebildet werden und der zweite Satz von leitfähigen TIVs 807 an den gewünschten Positionen des zweiten Satzes von leitfähigen Kontakten 805 freigelegt wird. Die Öffnungen für den zweiten Satz von leitfähigen Kontakten 805 können während des Prozesses zum Bilden der Öffnungen für den ersten Satz von leitfähigen Kontakten 805 gebildet werden. Der zweite Satz von leitfähigen Kontakten 805 kann unter Verwendung beliebiger der Materialien und Prozesse gebildet werden, die zum Bilden des ersten Satzes von leitfähigen Kontakten 805 geeignet sind. Der zweite Satz von leitfähigen Kontakten 805 wird gebildet, indem ein leitfähiges Material in die Öffnungen und über die freigelegten Flächen des zweiten Satzes von leitfähigen TIVs 807 oder (sofern vorhanden) über den optionalen Silizidkontakten abgeschieden und dann planarisiert wird. Es können jedoch beliebige geeignete Abscheidungsprozesse und Planarisierungsprozesse verwendet werden.
  • Nach der zweite Satz von leitfähigen Kontakten 805 zu den leitfähigen TIVs 807 in dem Sourceleitungsabschnitt der Treppenkontaktstruktur 800 gebildet worden ist, können Sourceleitungen 1009 über den leitfähigen Kontakten 805 gebildet werden. 10B bezeichnet außerdem jede der Sourceleitungen 1009 als erste Sourceleitung SL1 und zweite Sourceleitung SL2, die dem ersten Zugriffstransistor T1 zugeordnet sind, und als dritte Sourceleitung SL3 und vierte Sourceleitung SL4, die dem zweiten Zugriffstransistor T2 in dem zweiten gestapelten 3D-Speicher-Array 600 zugeordnet sind. Der zweite Satz von leitfähigen Kontakten 805 bildet eine externe Verbindung zwischen den Sourceleitungen 1009 des zweiten gestapelten 3D-Speicher-Arrays 600 und darunterliegenden aktiven Bauelementen und/oder Signal-, Stromversorgungs- und Masseleitungen in der Bauelementstruktur 103.
  • Außerdem kann ein dritter Satz von leitfähigen Kontakten 805 zu den umgreifenden Gates 605 gebildet werden (in 8 gezeigt). In Ausführungsformen, in denen die zweite IMD-Schicht 1005 über dem ersten Bereich 115 gebildet wird, können Öffnungen für den dritten Satz von leitfähigen Kontakten 805 in dem ersten Bereich 115 gebildet werden, und der dritte Satz von leitfähigen Kontakten 805 kann während des Prozesses zum Bilden des zweiten Satzes von leitfähigen Kontakten 805 zu den leitfähigen TIVs 807 und/oder des ersten Satzes von leitfähigen Kontakten 805 zu den Dioden 801 zu den umgreifenden Gates 605 gebildet werden. Der dritte Satz von leitfähigen Kontakten 805 kann somit die gleichen Materialien und Techniken verwenden, die verwendet werden, um die anderen Sätze von leitfähigen Kontakten 805 zu bilden. Der dritte Satz von leitfähigen Kontakten 805 kann jedoch auch in Verarbeitungsschritten gebildet werden, die von den zum Bilden der anderen Sätze von leitfähigen Kontakten 805 verwendeten getrennt sind, und kann unter Verwendung von Materialien und/oder Techniken gebildet werden, die von den zum Bilden der anderen leitfähigen Kontakte 805 verwendeten verschieden sind. In einigen Ausführungsformen kann der dritte Satz von leitfähigen Kontakten 805 unter Verwendung von Materialien und/oder Techniken gebildet werden, die zum Bilden des dritten Satzes von leitfähigen Kontakten 805 zu den umgreifenden Gates 605 geeignet sind. Sobald der dritte Satz von leitfähigen Kontakten 805 zu den umgreifenden Gates 605 des zweiten gestapelten 3D-Speicher-Arrays 600 gebildet worden ist, können Wortleitungen 1101 (in 10 gezeigt) unter Verwendung beliebiger der Materialien und Prozesse, die zum Bilden der Sourceleitungen 1009 und/oder Bitleitungen 1007 geeignet sind, über dem dritten Satz von leitfähigen Kontakten 805 gebildet werden. Der dritte Satz von leitfähigen Kontakten 805 stellt eine externe Verbindung zwischen den Wortleitungen 1101 des zweiten gestapelten 3D-Speicher-Arrays 600 und darunterliegenden aktiven Bauelementen und/oder Signal-, Stromversorgungs- und Masseleitungen in dem Halbleiter-Die bereit.
  • Weitere Zwischenschichtdielektrikumschichten (nicht einzeln veranschaulicht) und andere leitfähige Merkmale (ebenfalls nicht einzeln veranschaulicht) können über den leitfähigen Kontakten 805, den Sourceleitungen 1009, den Bitleitungen 1007 und/oder den Wortleitungen 1101 gebildet werden, um zusätzliche externe Verbindung mit dem zweiten 3D-Speicherbauelement 850 bereitzustellen. Beispiele für weitere leitfähige Merkmale schließen, sind aber nicht beschränkt auf, leitfähige Durchkontaktierungen, Kontaktstecker, Umverteilungsschichten, Kontaktbahnen, integrierte passive Bauelemente, Unterhöcker-Metallisierungsschichten, integrierte Ausfächerungs-Bauelemente, Interposer und externe Kontakte ein. Es können jedoch beliebige geeignete dielektrische Schichten und/oder leitfähige Merkmale genutzt werden, und alle derartigen Merkmale sollen vollständig innerhalb des Umfangs der Ausführungsformen liegen.
  • Es wird nun auf 11 Bezug genommen. Diese Figur ist eine zweidimensionale Veranschaulichung der ersten gestapelten Speicherzelle 613 (z. B. vom Typ 1T2R) in dem zweiten gestapelten 3D-Speicher-Array 600 und der benachbarten Treppenkontaktstruktur 800 gemäß einigen Ausführungsformen. Obwohl die Komponenten der ersten gestapelten Speicherzelle 613 in der zweidimensionalen Veranschaulichung veranschaulicht sind, versteht es sich, dass die erste Sourceleitung SL1, die zweite Sourceleitung SL2, die Wortleitung WL, die erste Bitleitung BL1 und die zweite Bitleitung BL2 in verschiedenen Querschnitten durch das zweite 3D-Speicherbauelement 850 aus 8 liegen können.
  • Weiter mit 11: In derartigen Ausführungsformen für die zweite gestapelte Speicherzelle 613 werden die Dioden 801 benachbart zu der ersten IMD-Schicht 803 an einem Ende der leitfähigen TIVs 807 gegenüber den oberen Elektroden 609 gebildet. Die Dioden 801 werden innerhalb der zweiten IMD-Schicht 1005 eingebettet, und die leitfähigen Kontakte 805 werden zur externen Verbindung von Bitleitungen (z. B. BL1, BL2) mit der ersten gestapelten Speicherzelle elektrisch mit den Dioden 801 gekoppelt. Gemäß einigen Ausführungsformen werden die Dioden 801 als p-n-Dioden gebildet, wobei das p-leitende Material der Dioden 801 den leitfähigen TIVs 807 zugewandt ist und das n-leitende Material den leitfähigen Kontakten 805 zugewandt ist. In anderen Ausführungsformen können die Dioden 801 derart mit einer umgekehrten Ausrichtung gebildet werden, dass das n-leitende Material der Dioden 801 den leitfähigen TIVs 807 zugewandt ist und das p-leitende Material den leitfähigen Kontakten 805 zugewandt ist. Die Wortleitungen 1101 sind elektrisch mit dem umgreifenden Gate 605 gekoppelt, was über die Kanalschicht 109 zwischen der ersten Sourceleitung SL1 und dem ersten Widerstand R1 bzw. der zweiten Sourceleitung SL2 und dem zweiten Widerstand R2 gemeinsamen Zugriff bereitstellt.
  • 12 ist ein Schaltbild einer Speicherschaltung 1200, welche zu der ersten gestapelten Speicherzelle 613 (z. B. vom Typ 1T2R) äquivalent ist, die in 11 veranschaulicht ist, gemäß einigen Ausführungsformen. 12 veranschaulicht ferner einen Strom 1201 durch die Speicherschaltung 1200 während eines Schreibvorgangs auf den ersten Widerstand R1 gemäß einigen Ausführungsformen. Während des Schreibvorgangs kann eine Schreibspannung Vw an die erste Bitleitung BL1 der Speicherschaltung 1200 angelegt werden, eine Referenz (z. B. Masse (0 V)) kann an die zweite Bitleitung BL2 angelegt werden, und eine Wortleitungsspannung VWL wird an die Wortleitung WL angelegt, um den zweiten Transistor T2 zu aktivieren. Daher fließt der Strom 1201 über den zweiten Transistor T2 zur Sourceleitung SL, was einen Widerstandswert des ersten Widerstands R1 gemäß der Schreibspannung Vw einrichtet, die an der ersten Bitleitung BL1 anliegt. 12 veranschaulicht ferner, dass kein Leckstrom 1203 über die zweite Bitleitung BL2 fließen kann, da die Schreibspannung Vw für die zweite Diode D2 in Sperrrichtung anliegt. Während Schreibvorgängen auf den ersten Widerstand R1 werden daher Schreibstörungszustände des zweiten Widerstands R2 vermieden, was dafür sorgt, dass das zweite 3D-Speicherbauelement 850 hochgradig robuste Speicherzellen aufweist.
  • Während eines Schreibvorgangs auf den zweiten Widerstand R2 wird die Schreibspannung Vw an die zweite Bitleitung BL2 angelegt und die Referenzspannung (z. B. 0 V) an die erste Bitleitung BL1 angelegt. Als Reaktion darauf, dass die Wortleitungsspannung VWL an die Wortleitung WL angelegt wird, um den zweiten Transistor T2 zu aktivieren, fließt der Strom 1201 über den zweiten Transistor T2 zur Sourceleitung SL, was einen Widerstandswert des zweiten Widerstands R2 gemäß der Schreibspannung Vw einrichtet. Während Schreibvorgängen auf den zweiten Widerstand R2 fließt kein Leckstrom 1203 über die erste Bitleitung BL1, da die Schreibspannung Vw für die erste Diode D1 in Sperrrichtung anliegt. Während Schreibvorgängen auf den zweiten Widerstand R2 werden Schreibstörungszustände des ersten Widerstands R1 ebenfalls vermieden, was dafür sorgt, dass das zweite 3D-Speicherbauelement 850 hochgradig robuste Speicherzellen aufweist.
  • 13 veranschaulicht eine Querschnittsansicht einer Verschaltungsstruktur 1300, die leitfähige Durchkontaktierungen 1180 zum elektrischen Koppeln von einer oder mehreren Bitleitungen 1007, Sourceleitungen 1009 und/oder Wortleitungen 1101 des zweiten 3D-Speicherbauelements 850 mit einem ersten Bauelementbereich 1301 der Bauelementstruktur 103 gemäß einigen Ausführungsformen umfasst. In einigen Ausführungsformen liegt der erste Bauelementbereich 1301 benachbart zu der Treppenkontaktstruktur 800 und umfasst aktive Bauelemente und/oder Signal-, Stromversorgungs- und Masseleitungen eines ersten funktionalen Halbleiter-Dies. Der erste Bauelementbereich 1301 kann eingebettete Logikbauelemente umfassen, wie zentrale Verarbeitungseinheiten (CPUs), Signalprozessoren, Ein-/Ausgabeports, Systemspeicher und/oder Sekundärspeicher-Bauelemente.
  • Gemäß einigen Ausführungsformen umfasst die Bauelementstruktur 103 ein Substrat 50, wie einen Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, welches dotiert (z. B. mit einem p- oder einem n-Dotierstoff) oder undotiert werden kann. Das Substrat 50 kann ein Wafer sein, wie ein Siliziumwafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht - buried oxide layer), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat bereitgestellt. Andere Substrate, wie ein mehrschichtiges Substrat oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon einschließen.
  • 13 veranschaulicht ferner Schaltungen, die über dem Substrat 50 gebildet werden können, um innerhalb der Bauelementstruktur 103 eingebettete Schaltungen zu bilden. Die Schaltungen schließen aktive Bauelemente (z. B. Transistoren) an einer oberen Fläche des Substrats 50 ein. Die Transistoren können Gate-Dielektrikum-Schichten 202 über oberen Flächen des Substrats 50 und Gate-Elektroden 204 über den Gate-Dielektrikum-Schichten 202 einschließen. Source-/Drain-Bereiche 206 sind in dem Substrat 50 auf gegenüberliegenden Seiten der Gate-Dielektrikum-Schichten 202 und der Gate-Elektroden 204 vorgesehen. Gate-Abstandshalter 208 werden entlang von Seitenwänden der Gate-Dielektrikum-Schichten 202 gebildet und trennen die Source-/Drain-Bereiche 206 um angemessene seitliche Abstände von den Gate-Elektroden 204. In einigen Ausführungsformen können die Transistoren planare Feldeffekttransistoren (FETs), Fin-Feldeffekttransistoren (FinFETs), Nano-Feldeffekttransistoren (Nano-FETs) oder dergleichen sein.
  • Eine erste ILD-Schicht 210 umgibt und isoliert die Source-/Drain-Bereiche 206, die Gate-Dielektrikum-Schichten 202 und die Gate-Elektroden 204, und eine zweite ILD-Schicht 212 liegt über der ersten ILD-Schicht 210. Source-/Drain-Kontakte 214 erstrecken sich durch die zweite ILD-Schicht 212 und die erste ILD-Schicht 210 und werden elektrisch mit den Source-/Drain-Bereichen 206 gekoppelt, und Gate-Kontakte 216 erstrecken sich durch die zweite ILD-Schicht 212 und werden elektrisch mit den Gate-Elektroden 204 gekoppelt. Eine Verschaltungsstruktur 220, die eine oder mehrere gestapelte dielektrische Schichten 224 und leitfähige Merkmale 222, die in der einen oder den mehreren gestapelten dielektrischen Schichten 224 ausgebildet sind, einschließt, liegt über der zweiten ILD-Schicht 212, den Source-/Drain-Kontakten 214 und den Gate-Kontakten 216. Obwohl 12 zwei der gestapelten dielektrischen Schichten 224 veranschaulicht, sollte verstanden werden, dass die Verschaltungsstruktur 220 eine beliebige Anzahl von gestapelten dielektrischen Schichten 224 mit darin vorgesehenen leitfähigen Merkmalen 222 einschließen kann. Die Verschaltungsstruktur 220 kann elektrisch mit den Gate-Kontakten 216 und den Source-/Drain-Kontakten 214 verbunden werden, um funktionelle Schaltungen zu bilden. In einigen Ausführungsformen können die durch die Verschaltungsstruktur 220 gebildeten funktionellen Schaltungen Logikschaltungen, Speicherschaltungen, Erfassungsverstärker, Steuerungen, Eingabe-/Ausgabe-Schaltungen, Bildsensorschaltungen und dergleichen oder Kombinationen davon umfassen. Obwohl 12 über dem Substrat 50 gebildeten Transistoren erörtert, können auch andere aktive Bauelemente (z. B. Dioden oder dergleichen) und/oder passive Bauelemente (z. B. Kondensatoren, Widerstände oder dergleichen) als Teil der funktionellen Schaltungen gebildet werden.
  • Wie oben erörtert wurde, wird die Verschaltungsstruktur 1300 über der Bauelementstruktur 103 gebildet, indem zunächst die erste IMD-Schicht 803 über der Bauelementstruktur 103 und die zweite IMD-Schicht 1005 über der ersten IMD-Schicht 803 gebildet werden. Sobald die erste IMD-Schicht 803, die zweite IMD-Schicht 1005 und (sofern bereitgestellt) eine oberste dielektrische Schicht der Verschaltungsstruktur 220 gebildet worden ist, können geeignete Fotolithografie- und Ätzprozesse verwendet werden, um an gewünschten Positionen der leitfähigen Durchkontaktierungen 1180 Öffnungen durch diese ILD-Schichten zu bilden. Daher werden Kontaktflächen der leitfähigen Merkmale 222 durch die Öffnungen freigelegt.
  • Zum Beispiel können sich die leitfähigen Durchkontaktierungen 1180 durch die zweite IMD-Schicht 1005, die erste IMD-Schicht 803 und/oder die gestapelten dielektrischen Schichten 224 erstrecken, um die Bitleitungen 1007, die Sourceleitungen 1009 und/oder die Wortleitungen 1101 mit den darunterliegenden Schaltkreisen der Verschaltungsstruktur 220 und den aktiven Bauelementen auf dem Substrat 50 elektrisch zu verbinden. In einigen Ausführungsformen können das Routing und/oder die Stromversorgungsleitungen zu und von dem Speicher-Array durch eine Verschaltungsstruktur bereitgestellt werden, die zusätzlich zu oder anstelle der Verschaltungsstruktur 220 über dem zweiten gestapelten 3D-Speicher-Array 600 ausgebildet ist. Das zweite 3D-Speicherbauelement 850 kann dementsprechend fertiggestellt werden.
  • In einer Ausführungsform, in der die leitfähigen Kontakte 805 leitfähige Säulen (z. B. aus Wolfram, Kupfer, Aluminium, Titan, Legierungen, Kombinationen oder dergleichen) sind, können die leitfähigen Kontakte 805 gebildet werden, indem zunächst die erste IMD-Schicht 803 über dem ersten Bereich 115 und dem zweiten Bereich 117 des zweiten mehrschichtigen Stapels 101 gebildet wird. Nach der Bildung wird die erste IMD-Schicht 803 unter Verwendung geeigneter Fotolithografie- und Ätzprozesse strukturiert, um Öffnungen durch die Zwischenschichtdielektrikum-Schicht zu bilden und Flächen der Wortleitungen 1101 und/oder Treppenkontaktflächen 905 an gewünschten Positionen der leitfähigen Kontakte 805 freizulegen. Nach der Bildung der Öffnungen können diese mit einem leitfähigen Füllmaterial (z. B. W, Al, Cu oder dergleichen) unter Verwendung eines geeigneten Abscheidungsprozesses (z. B. chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder dergleichen) gefüllt und/oder überfüllt werden. Nach die leitfähigen Kontakte 805 abgeschieden worden sind, kann ein Planarisierungsprozess durchgeführt werden, um die oberen Flächen der leitfähigen Kontakte 805 so zu planarisieren, dass sie mit einer Oberfläche der Zwischenschichtdielektrikumschicht koplanar sind. Gemäß einigen Ausführungsformen kann die Zwischenschichtdielektrikumschicht (nicht gezeigt) nach der Bildung der leitfähigen Kontakte 805 verbleiben, um eine weitere Verarbeitung des zweiten gestapelten 3D-Speicher-Arrays 600 zu ermöglichen.
  • Es wird nun auf 14A Bezug genommen. Diese Figur veranschaulicht ein drittes 3D-Speicherbauelement 1450 gemäß einigen anderen Ausführungsformen. Das dritte 3D-Speicherbauelement 1450 ist dem zweiten 3D-Speicherbauelement 850 (in 8 gezeigt) ähnlich, mit der Ausnahme, dass die Dioden 801 benachbart zu den oberen Elektroden 609 der ersten Widerstände R1 und der zweiten Widerstände R2 gebildet werden anstatt über der ersten IMD-Schicht 803 gebildet zu werden. Gemäß einigen Ausführungsformen kann das dritte 3D-Speicherbauelement 1450 unter Verwendung eines Zwischenmetalldielektrikumschicht-zuletzt-Prozesses (IMD-Schicht-zuletzt-Prozesses) gebildet werden.
  • 14B veranschaulicht die Querschnittsansicht der Schnittlinie A-A durch die Treppenkontaktstruktur 800 aus 14A. 14B ist 10A ähnlich, mit der Ausnahme, dass die Dioden 801 anstatt über der ersten IMD-Schicht 803 benachbart zu den oberen Elektroden 609 vorgesehen sind und die leitfähigen TIVs 807 über den Dioden 801 vorgesehen sind. Die Treppenkontaktstruktur 800 kann unter Verwendung der Materialien und Prozesse gebildet werden, die oben in Bezug auf 9 angegeben sind. Gemäß einigen Ausführungsformen können nach der Bildung der Treppenkontaktstruktur 800 die Dioden 801 gebildet werden, indem zunächst eine Maske (z. B. ein Fotolack) über dem ersten Bereich 115 und dem zweiten Bereich 117 des dritten 3D-Speicherbauelements 1450 platziert wird. Die Maske (nicht gezeigt) kann unter Verwendung beliebiger der Materialien und Prozesse gebildet und strukturiert werden, die zum Bilden des oben beschriebenen Fotolacks 901 verwendet werden. Nach der Bildung wird die Maske strukturiert, um an gewünschten Positionen der Dioden 801 derart Öffnungen durch die Maske zu bilden, dass die oberen Elektroden 609 durch die Öffnungen in der Maske freigelegt werden.
  • Nach der Bildung der Öffnungen wird die Oxidhalbleiterschicht 1001 des ersten Leitungstyps unter Verwendung eines selektiven Aufwachsprozesses innerhalb der Öffnungen und über den oberen Elektroden 609 abgeschieden. Gemäß einigen Ausführungsformen kann der selektive Aufwachsprozess ein Prozess von unten nach oben sein, der verwendet wird, um die Oxidhalbleiterschichten 1001 des ersten Leitungstyps am Boden der Öffnungen ohne wesentliches Bilden entlang von Seitenwänden der Öffnungen zu bilden. Der selektive Aufwachsprozess kann ein zeitgesteuerter Prozess sein, sodass die Oxidhalbleiterschichten 1001 des ersten Leitungstyps mit einer gewünschten Dicke über den oberen Elektroden 609 gebildet werden.
  • Außerdem können die Oxidhalbleiterschichten 1001 des ersten Leitungstyps unter Verwendung beliebiger der Materialien gebildet werden, die zum Bilden der oben beschriebenen massiven Schicht der Oxidhalbleiterschicht 1001 des ersten Leitungstyps geeignet sind. Die Oxidhalbleiterschicht 1001 des ersten Leitungstyps kann unter Verwendung eines beliebigen der oben angegebenen Dotierprozesse (z. B. In-situ-Dotierung während des epitaktischen Aufwachsens) so dotiert werden, dass sie einen ersten Leitungstyp (z. B. p-leitend) aufweist. Es können jedoch beliebige geeignete Materialien, Abscheidungsprozesse und/oder Dotierprozesse genutzt werden, um die Oxidhalbleiterschicht 1001 des ersten Leitungstyps zu bilden. Gemäß einigen Ausführungsformen kann die Oxidhalbleiterschicht 1001 des ersten Leitungstyps planarisiert und/oder in der Dicke auf eine gewünschte Höhe reduziert werden, z. B. unter Verwendung eines optionalen Ätzprozesses. Daher wird die Oxidhalbleiterschicht 1001 des ersten Leitungstyps über den oberen Elektroden 609 des Bitleitungsabschnitts der Treppenkontaktstruktur 800 gebildet und elektrisch mit diesen gekoppelt.
  • Die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps kann unter Verwendung eines selektiven Aufwachsprozesses mit einer gewünschten Dicke innerhalb der Öffnungen über den Oxidhalbleiterschichten 1001 des ersten Leitungstyps gebildet werden. Gemäß einigen Ausführungsformen kann der selektive Aufwachsprozess ein Prozess von unten nach oben sein, der verwendet wird, um die Oxidhalbleiterschichten 1003 des zweiten Leitungstyps am Boden der Öffnungen über den Oxidhalbleiterschichten 1001 des ersten Leitungstyps ohne wesentliches Bilden entlang von Seitenwänden der Öffnungen zu bilden. Der selektive Aufwachsprozess kann ein zeitgesteuerter Prozess sein, so dass die Oxidhalbleiterschichten 1003 des zweiten Leitungstyps mit einer gewünschten Dicke über den Oxidhalbleiterschichten 1001 des ersten Leitungstyps gebildet werden.
  • Außerdem können die Oxidhalbleiterschichten 1003 des zweiten Leitungstyps unter Verwendung beliebiger der Materialien gebildet werden, die zum Bilden der oben beschriebenen massiven Schicht der Oxidhalbleiterschicht 1003 des zweiten Leitungstyps geeignet sind. Die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps kann unter Verwendung eines beliebigen der oben angegebenen Dotierprozesse (z. B. In-situ-Dotierung während des epitaktischen Aufwachsens) so dotiert werden, dass sie einen zweiten Leitungstyp (z. B. n-leitend) aufweist, der entgegengesetzt zum ersten Leitungstyp (z. B. p-leitend) dotiert ist. Es können jedoch beliebige geeignete Materialien, Abscheidungsprozesse und/oder Dotierprozesse genutzt werden, um die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps zu bilden. In einigen Ausführungsformen kann die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps planarisiert und/oder in der Dicke auf eine gewünschte Höhe reduziert werden, z.B. unter Verwendung eines optionalen Ätzprozesses. Daher werden die Dioden 801, welche die Oxidhalbleiterschicht 1001 des ersten Leitungstyps und die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps umfassen, über den oberen Elektroden 609 in dem Bitleitungsabschnitt der Treppenkontaktstruktur 800 gebildet und elektrisch mit diesen gekoppelt. Sobald die Dioden 801 gebildet worden sind, kann die Maske unter Verwendung eines geeigneten Entfernungsprozesses (z. B. Veraschen) entfernt werden.
  • Mit dem Entfernen der Maske, werden die Dioden 801 und die Oberflächen der Treppenkontaktstruktur 800, die nicht von den Dioden 801 bedeckt sind, freigelegt. Daher kann die erste IMD-Schicht 803 unter Verwendung beliebiger der oben angegebenen geeigneten Materialien und Prozesse über der Treppenkontaktstruktur 800 und den Dioden 801 gebildet werden. Außerdem können die leitfähigen TIVs 807 durch die erste IMD-Schicht 803 hindurch zu den Dioden 801 gebildet werden, indem zunächst Öffnungen durch die erste IMD-Schicht 803 gebildet werden. Sobald die Öffnungen durch die erste IMD-Schicht 803 hindurch gebildet worden ist, werden die Dioden 801 am Boden der Öffnungen freigelegt. Die leitfähigen TIVs 807 werden dann unter Verwendung beliebiger der oben angegebenen Materialien und Prozesse zu den Dioden 801 gebildet. Nach der Bildung werden die leitfähigen TIVs 807 mit der Oberfläche der ersten IMD-Schicht 803 planarisiert.
  • Weiterhin wird die zweite IMD-Schicht 1005 über den planaren Oberflächen der ersten IMD-Schicht 803 und/oder der Isolationsschichten 107 gebildet und die leitfähigen Kontakte 805 werden, wie oben beschrieben, durch die zweite IMD-Schicht 1005 hindurch zu den leitfähigen TIVs 807 hinab gebildet. Außerdem werden die leitfähigen TIVs 807 durch die erste IMD-Schicht 803 hindurch zu den metallischen Source-/Bitleitungen 603 gebildet, und die leitfähigen Kontakte 805 werden, wie oben beschrieben, über den leitfähigen TIVs 807 im Sourceleitungsstrukturabschnitt der Treppenkontaktstruktur 800 gebildet. Femer werden, wie oben beschrieben, die leitfähigen Kontakte 805 über den umgreifenden Gates 605 des zweiten gestapelten 3D-Speicher-Arrays 600 gebildet.
  • Nach der Bildung der leitfähigen Kontakte 805 werden die Bitleitungen 1007 über den leitfähigen Kontakten 805 zur externen Verbindung mit den Dioden 801 in der Treppenkontaktstruktur 800 gebildet. Ferner werden die Sourceleitungen 1009 über den leitfähigen Kontakten 805 zur externen Verbindung mit den metallischen Source-/Bitleitungen 603 in der Treppenkontaktstruktur 800 gebildet. Darüber hinaus werden, wie oben beschrieben, die Wortleitungen 1101 über den leitfähigen Kontakten 805 zur externen Verbindung mit den umgreifenden Gates 605 des zweiten gestapelten 3D-Speicher-Arrays 600 gebildet. Gemäß einigen Ausführungsformen koppeln die Bitleitungen 1007, die Sourceleitungen 1009 und die Wortleitungen 1101 das dritte 3D-Speicherbauelement 1450 elektrisch mit der Verschaltungsstruktur 1300 in dem ersten Bauelementbereich 1301. Wie oben beschrieben, koppelt die Verschaltungsstruktur 1300 eine oder mehrere der Bitleitungen 1007, der Sourceleitungen 1009 und/oder der Wortleitungen 1101 elektrisch mit einem oder mehreren aktiven Bauelementen und/oder Signal-, Stromversorgungs- und/oder Masseleitungen des ersten funktionellen Halbleiter-Dies (z. B. eingebettete Logikbauelemente, zentrale Verarbeitungseinheiten (CPUs), Signalprozessoren, Ein-/Ausgabeports, Systemspeicher und/oder Sekundärspeicher-Bauelemente).
  • Es wird nun auf 15 Bezug genommen. Diese Figur ist eine zweidimensionale Veranschaulichung der ersten gestapelten Speicherzelle 613 (z. B. vom Typ 1T2R) in der dritten 3D-Speicherbauelement 1450 und der benachbarten Treppenkontaktstruktur 800 gemäß einigen Ausführungsformen. Obwohl die Komponenten der ersten gestapelten Speicherzelle 613 in der zweidimensionalen Veranschaulichung veranschaulicht sind, versteht es sich, dass die erste Sourceleitung SL1, die zweite Sourceleitung SL2, die Wortleitung WL, die erste Bitleitung BL1 und die zweite Bitleitung BL2 in verschiedenen Querschnitten durch das dritte 3D-Speicherbauelement 1450 aus 14A liegen können.
  • Weiter mit 15: Diese Figur ist 11 ähnlich, mit der Ausnahme, dass die Dioden 801 anstatt auf der Oberseite der ersten IMD-Schicht 803 benachbart zu den oberen Elektroden 609 gebildet werden und die leitfähigen TIVs 807 über den Dioden 801 gebildet werden. Die Dioden 801 werden innerhalb der zweiten IMD-Schicht 1005 eingebettet, und die leitfähigen Kontakte 805 werden zur externen Verbindung von Bitleitungen (z. B. BL1, BL2) mit der ersten gestapelten Speicherzelle elektrisch mit den leitfähigen TIVs 807 gekoppelt. Gemäß einigen Ausführungsformen werden die Dioden 801 als p-n-Dioden gebildet, wobei das p-leitende Material der Dioden 801 den oberen Elektroden 609 zugewandt ist und das n-leitende Material den leitfähigen TIVs 807 zugewandt ist. In anderen Ausführungsformen können die Dioden 801 derart mit einer umgekehrten Ausrichtung gebildet werden, dass das n-leitende Material der Dioden 801 den oberen Elektroden 609 zugewandt ist und das p-leitende Material der Dioden 801 den leitfähigen TIVs 807 zugewandt ist. Die Wortleitungen 1101 sind elektrisch mit dem umgreifenden Gate 605 gekoppelt, was über die Kanalschicht 109 zwischen der ersten Sourceleitung SL1 und dem ersten Widerstand R1 bzw. der zweiten Sourceleitung SL2 und dem zweiten Widerstand R2 gemeinsamen Zugriff bereitstellt.
  • Es wird nun auf 16 Bezug genommen. Diese Figur veranschaulicht eine Querschnittsansicht der Schnittlinie A-A durch die Treppenkontaktstruktur 800 des dritten 3D-Speicherbauelements 1450, das unter Verwendung eines IMD-Schicht-zuerst-Prozesses gebildet wird, gemäß einigen anderen Ausführungsformen. Die Bildung der in 16 veranschaulichten Treppenkontaktstruktur 800 ist der Bildung der in 14B veranschaulichten Treppenkontaktstruktur 800 ähnlich, mit der Ausnahme, dass die erste IMD-Schicht 803 vor der Bildung der Dioden 801 über den oberen Elektroden 609 gebildet wird.
  • Gemäß einigen Ausführungsformen kann die Treppenkontaktstruktur 800 unter Verwendung der Materialien und Prozesse gebildet werden, die oben in Bezug auf 9 angegeben sind. Nach die Treppenkontaktstruktur 800 gebildet worden ist, kann die erste IMD-Schicht 800 unter Verwendung beliebiger der oben angegebenen geeigneten Materialien und Prozesse über der Treppenkontaktstruktur 803 gebildet werden. Wie oben beschrieben, können die Dioden 801 gebildet werden, indem zunächst die Maske (z. B. der Fotolack) über dem ersten Bereich 115 und dem zweiten Bereich 117 des dritten 3D-Speicherbauelements 1450 platziert wird. Die Maske (nicht gezeigt) kann unter Verwendung beliebiger der Materialien und Prozesse gebildet und strukturiert werden, die zum Bilden des oben beschriebenen Fotolacks 901 verwendet werden. Nach der Bildung wird die Maske strukturiert, um an gewünschten Positionen der Dioden 801 derart Öffnungen durch die Maske zu bilden, dass die erste IMD-Schicht 803 durch die Öffnungen in der Maske freigelegt wird. Die Maske wird dann verwendet, um Öffnungen durch die erste IMD-Schicht 803 zu bilden, welche die oberen Elektroden 609 am Boden der Öffnungen freilegen.
  • Sobald die oberen Elektroden 609 am Boden der Öffnungen freigelegt geworden sind, können die Dioden 801 am Boden der Öffnungen gebildet werden, indem die Oxidhalbleiterschichten 1001 des ersten Leitungstyps und die Oxidhalbleiterschichten 1003 des zweiten Leitungstyps innerhalb der Öffnungen und über den oberen Elektroden 609 abgeschieden werden. Die Oxidhalbleiterschicht 1001 des ersten Leitungstyps und die Oxidhalbleiterschicht 1003 des zweiten Leitungstyps können unter Verwendung des selektiven Aufwachsprozesses (z. B. der Abscheidung von unten nach oben) ohne wesentliches Bilden entlang von Seitenwänden der Öffnungen am Boden der Öffnungen gebildet werden. Der selektive Aufwachsprozess kann auch ein zeitgesteuerter Prozess sein, so dass die Oxidhalbleiterschichten 1001 des ersten Leitungstyps und die Oxidhalbleiterschichten 1003 des zweiten Leitungstyps über den oberen Elektroden 609 mit der gewünschten Dicke der Dioden 801 gebildet werden. Außerdem werden, wie oben erörtert wurde, jede der Oxidhalbleiterschichten 1001 des ersten Leitungstyps und der Oxidhalbleiterschichten 1003 des zweiten Leitungstyps entgegengesetzt dotiert (z. B. während des epitaktischen Aufwachsens in situ dotiert). Zum Beispiel können die Oxidhalbleiterschichten 1001 des ersten Leitungstyps gemäß einem ersten Leitungstyp (z. B. p-leitend) dotiert werden, und die Oxidhalbleiterschichten 1003 des zweiten Leitungstyps können gemäß einem zweiten Leitungstyp (z. B. n-leitend) dotiert werden.
  • Nach die Dioden 801 gebildet worden sind, wird ein dielektrisches Füllmaterial 1601 über den Dioden 801 abgeschieden, um die Öffnungen zu füllen und/oder zu überfüllen. Das dielektrische Füllmaterial 1601 kann unter Verwendung beliebiger der Materialien und Prozesse gebildet werden, die zum Bilden der ersten IMD-Schicht 803 geeignet sind. Gemäß einigen Ausführungsformen ist das zur Bildung des dielektrischen Füllmaterials 1601 verwendete Material das gleiche Material wie das zur Bildung der ersten IMD-Schicht 803 verwendete. In anderen Ausführungsformen ist das zur Bildung des dielektrischen Füllmaterials 1601 verwendete Material verschieden von dem zur Bildung der ersten IMD-Schicht 803 verwendeten Material. Nach der Bildung kann das dielektrische Füllmaterial 1601 mit der zweiten IMD-Schicht 1005 planarisiert werden (z. B. durch CMP), um eventuell vorhandenes überschüssiges dielektrisches Füllmaterial 1601 außerhalb der Öffnungen zu entfernen.
  • Die leitfähigen TIVs 807 können gebildet werden, indem zunächst Öffnungen durch das dielektrische Füllmaterial 1601 gebildet werden, welche die Dioden 801 am Boden der Öffnungen freilegen. Die Öffnungen können unter Verwendung beliebiger der oben angegebenen Materialien und Prozesse, die zum Bilden von Öffnungen für die leitfähigen TIVs 807 in der ersten IMD-Schicht 803 geeignet sind, durch das dielektrische Füllmaterial 1601 hindurch gebildet werden.
  • Nach die Öffnungen durch das dielektrische Füllmaterial 1601 gebildet worden sind, werden dann unter Verwendung beliebiger der oben angegebenen Materialien und Prozesse die leitfähigen TIVs 807 zu den Dioden 801 gebildet. Nach der Bildung werden die leitfähigen TIVs 807 mit der Oberfläche der ersten IMD-Schicht 803 und des dielektrischen Füllmaterials 1601 planarisiert. Ferner kann die zweite IMD-Schicht 1005 wie oben beschrieben gebildet werden. Die leitfähigen Kontakte 805 können, wie oben beschrieben, durch die zweite IMD-Schicht 1005 hindurch gebildet werden und elektrisch mit den leitfähigen TIVs 807 verbunden sein. Gemäß einigen Ausführungsformen werden die Bitleitungen 1007 zu den leitfähigen Kontakten 805 gebildet und koppeln eine oder mehrere der Dioden mit der Verschaltungsstruktur 1300 in dem ersten Bauelementbereich 1301.
  • Ferner können die leitfähigen TIVs 807 in dem Sourceleitungsstrukturabschnitt der Treppenkontaktstruktur 800 gebildet werden, indem zunächst Öffnungen durch die erste IMD-Schicht 803 gebildet werden, welche die metallischen Source-/Bitleitungen 603 durch die Öffnungen freilegen. Nach der Bildung können die leitfähigen TIVs 807, die zweite IMD-Schicht 1005, die leitfähigen Kontakte 805, die Sourceleitungen 1009 und die Wortleitungen 1101 wie oben beschrieben gebildet werden.
  • Es wird nun auf 17 Bezug genommen. Diese Figur ist eine zweidimensionale Veranschaulichung der ersten gestapelten Speicherzelle 613 (z. B. vom Typ 1T2R) in dem dritten 3D-Speicherbauelement 1450 und der benachbarten Treppenkontaktstruktur 800 gemäß einigen Ausführungsformen. Obwohl die Komponenten der ersten gestapelten Speicherzelle 613 in der zweidimensionalen Veranschaulichung veranschaulicht sind, versteht es sich, dass die erste Sourceleitung SL1, die zweite Sourceleitung SL2, die Wortleitung WL, die erste Bitleitung BL1 und die zweite Bitleitung BL2 in verschiedenen Querschnitten durch das dritte 3D-Speicherbauelement 1450 aus 14A liegen können.
  • Weiter mit 17: Diese Figur ist 15 ähnlich, mit der Ausnahme, dass das dielektrische Füllmaterial 1601 die leitfähigen TIVs 807 umgibt, die über den Dioden 801 vorgesehen sind. Die Dioden 801, das dielektrische Füllmaterial 1601 und die verbleibenden leitfähigen TIVs 807 werden innerhalb der zweiten IMD-Schicht 1005 eingebettet, und die leitfähigen Kontakte 805 werden zur externen Verbindung von Bitleitungen (z. B. BL1, BL2) mit der ersten gestapelten Speicherzelle 613 elektrisch mit den leitfähigen TIVs 807 gekoppelt. Gemäß einigen Ausführungsformen werden die Dioden 801 als p-n-Dioden gebildet, wobei das p-leitende Material der Dioden 801 den oberen Elektroden 609 zugewandt ist und das n-leitende Material den leitfähigen TIVs 807 zugewandt ist. In anderen Ausführungsformen können die Dioden 801 derart mit einer umgekehrten Ausrichtung gebildet werden, dass das n-leitende Material der Dioden 801 den oberen Elektroden 609 zugewandt ist und das p-leitende Material den leitfähigen TIVs 807 zugewandt ist. Die Wortleitungen 1101 werden elektrisch mit dem umgreifenden Gate 605 gekoppelt, was über die Kanalschicht 109 zwischen der ersten Sourceleitung SL1 und dem ersten Widerstand R1 und zwischen der zweiten Sourceleitung SL2 und dem zweiten Widerstand R2 gemeinsamen Zugriff bereitstellt.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf Bilden eines dreidimensionalen (3D-) Speicher-Arrays (z. B. eines RRAM-Speicher-Arrays), welches eine Vielzahl von gestapelten Speicherzellen (z. B. 1T2R-Speicherzellen) umfasst und welches Bilden einer ersten Diode über einem ersten Widerstand der Speicherzelle und einer zweiten Diode über einem zweiten Widerstand der Speicherzelle einschließt. Daher können die erste Diode und die zweite Diode vorliegend als BEOL-kompatible Dioden bezeichnet werden. Außerdem werden die Sourceleitung und die Bitleitung, die derselben Speicherzelle entsprechen, in der gleichen Schicht gebildet, was eine Verringerung der Höhe und des Aspektverhältnisses des in dem Fertigungsprozess verwendeten mehrschichtigen Stapels ermöglicht. Das resultierende 3D-Speicher-Array kann auch eine verringerte Höhe und/oder eine zunehmende Bauelementdichte aufweisen. Daher kann die Speicherdichte des resultierenden 3D-Speicher-Arrays das Doppelte der Speicherdichte eines Speicher-Arrays derselben Chipgröße sein. Ferner stellen Ausführungsformen der vorliegenden Offenbarung eine Speicherzelle (z. B. vom Typ 1T2R) bereit, die Probleme mit Schreibstörungen bei Schreibvorgängen auf einen angesprochenen Widerstand der Speicherzelle verhindert. Zum Beispiel wird während Schreibvorgängen auf einen angesprochenen Widerstand der Speicherzelle aufgrund der Vorspannung der mit dem nicht angesprochenen Widerstand verbundenen Diode in Sperrrichtung verhindert, dass Leckströme durch die Bitleitung des nicht angesprochenen Widerstandes der Speicherzelle fließen.
  • Gemäß einer Ausführungsform umfasst ein Speicherbauelement: ein resistives Speicher-Array, das eine erste resistive Speicherzelle umfasst; eine Treppenkontaktstruktur benachbart zu dem resistiven Speicher-Array; eine Zwischenmetall-Dielektrikumschicht über der Treppenkontaktstruktur; eine erste Diode und eine zweite Diode über der Zwischenmetall-Dielektrikumschicht; eine erste leitfähige Durchkontaktierung, welche die erste Diode elektrisch mit einem ersten Widerstand der ersten resistiven Speicherzelle koppelt; und eine zweite leitfähige Durchkontaktierung, welche die zweite Diode elektrisch mit einem zweiten Widerstand der ersten resistiven Speicherzelle koppelt. In einer Ausführungsform des Speicherbauelements ist die erste leitfähige Durchkontaktierung mit einer ersten oberen Elektrode des ersten Widerstands verbunden und die zweite leitfähige Durchkontaktierung mit einer zweiten oberen Elektrode des zweiten Widerstands verbunden. In einer Ausführungsform des Speicherbauelements wird eine erste Bitleitung elektrisch mit dem ersten Widerstand gekoppelt und eine zweite Bitleitung elektrisch mit dem zweiten Widerstand gekoppelt, wobei die erste Bitleitung und die zweite Bitleitung zumindest teilweise in der ersten resistiven Speicherzelle vorgesehen sind. In einer Ausführungsform des Speicherbauelements wird die erste Bitleitung mit einem ersten resistiven Speicherfilm des ersten Widerstands verbunden und die zweite Bitleitung mit einem zweiten resistiven Speicherfilm des zweiten Widerstands verbunden. In einer Ausführungsform des Speicherbauelements schließt die erste resistive Speicherzelle einen ersten Transistor ein und das Speicherbauelement schließt ferner eine dritte leitfähige Durchkontaktierung, die mit einer ersten Sourceleitung verbunden ist, die elektrisch mit dem ersten Transistor gekoppelt ist; und eine vierte leitfähige Durchkontaktierung ein, die mit einer zweiten Sourceleitung verbunden ist, die elektrisch mit dem ersten Transistor gekoppelt ist. In einer Ausführungsform des Speicherbauelements schließt der erste Transistor ein Gate-Dielektrikum, das einen Kanalbereich des ersten Transistors umgibt, und ein umgreifendes Gate ein, wobei der Kanalbereich des ersten Transistors die erste Sourceleitung von der zweiten Sourceleitung trennt und die erste Bitleitung von der zweiten Bitleitung trennt. In einer Ausführungsform schließt das Speicherbauelement ferner eine zweite resistive Speicherzelle über der ersten resistiven Speicherzelle; eine dritte Diode und eine vierte Diode über der Zwischenmetall-Dielektrikumschicht; eine fünfte leitfähige Durchkontaktierung, welche die dritte Diode elektrisch mit einem dritten Widerstand der zweiten resistiven Speicherzelle koppelt; und eine sechste leitfähige Durchkontaktierung ein, welche die vierte Diode elektrisch mit einem vierten Widerstand der zweiten resistiven Speicherzelle koppelt.
  • In einer anderen Ausführungsform schließt ein Speicherbauelement eine erste Speicherzelle, die einen ersten Transistor, einen ersten Widerstand und einen zweiten Widerstand einschließt, wobei der erste Widerstand mit einer ersten Bitleitung gekoppelt ist und der zweite Widerstand mit einer zweiten Bitleitung gekoppelt ist; eine erste Diode, die mit einer ersten Elektrode des ersten Widerstands verbunden ist; eine zweite Diode, die mit einer zweiten Elektrode des zweiten Widerstands verbunden ist, wobei die erste Elektrode des ersten Widerstands über der zweiten Elektrode des zweiten Widerstands liegt; eine erste leitfähige Durchkontaktierung, die mit der ersten Diode verbunden ist; eine zweite leitfähige Durchkontaktierung, die mit der zweiten Diode verbunden ist; und eine Zwischenmetall-Dielektrikumschicht ein, wobei die erste Diode, die zweite Diode, die erste leitfähige Durchkontaktierung und die zweite leitfähige Durchkontaktierung in der Zwischenmetall-Dielektrikumschicht eingebettet sind. In einer Ausführungsform des Speicherbauelements schließt die erste Diode eine Halbleiteroxidschicht eines ersten Leitungstyps benachbart zu der ersten Elektrode des ersten Widerstands ein. In einer Ausführungsform des Speicherbauelements schließt die erste Diode eine Halbleiteroxidschicht eines zweiten Leitungstyps benachbart zu der Halbleiteroxidschicht des ersten Leitungstyps ein. In einer Ausführungsform des Speicherbauelements ist die Halbleiteroxidschicht des ersten Leitungstyps p-leitend und die Halbleiteroxidschicht des zweiten Leitungstyps n-leitend. In einer Ausführungsform schließ das Speicherbauelement ferner eine dritte leitfähige Durchkontaktierung, die mit einer ersten Sourceleitung verbunden ist; und eine vierte leitfähige Durchkontaktierung ein, die mit einer zweiten Sourceleitung verbunden ist, wobei die dritte leitfähige Durchkontaktierung und die vierte leitfähige Durchkontaktierung in der Zwischenmetall-Dielektrikumschicht eingebettet sind. In einer Ausführungsform des Speicherbauelements schließt der erste Transistor ein umgreifendes Gate ein, das einen ersten Kanalbereich des ersten Transistors umgibt. In einer Ausführungsform schließt das Speicherbauelement ferner eine zweite Speicherzelle über der ersten Speicherzelle, wobei die zweite Speicherzelle einen zweiten Transistor, einen dritten Widerstand und einen vierten Widerstand umfasst, wobei der dritte Widerstand mit einer dritten Bitleitung gekoppelt ist und der vierte Widerstand mit einer vierten Bitleitung gekoppelt ist; eine dritte Diode, die mit einer dritten Elektrode des dritten Widerstands verbunden ist; eine vierte Diode, die mit einer vierten Elektrode des vierten Widerstands verbunden ist, wobei die dritte Elektrode des dritten Widerstands über der vierten Elektrode des vierten Widerstands liegt; eine fünfte leitfähige Durchkontaktierung, die mit der dritten Diode verbunden ist; und eine sechste leitfähige Durchkontaktierung ein, die mit der vierten Diode verbunden ist, wobei die dritte Diode, die vierte Diode, die fünfte leitfähige Durchkontaktierung und die sechste leitfähige Durchkontaktierung in der Zwischenmetall-Dielektrikumschicht eingebettet sind. In einer Ausführungsform des Speicherbauelements umgibt das umgreifende Gate einen zweiten Kanalbereich des zweiten Transistors.
  • In noch einer anderen Ausführungsform schließt ein Verfahren Bilden eines resistiven Speicher-Arrays in einem ersten Bereich eines mehrschichtigen Stapels von Materialien, wobei das resistive Speicher-Array eine erste Speicherzelle umfasst; Freilegen eines ersten Widerstands und eines zweiten Widerstands der ersten Speicherzelle durch Bilden einer Treppenkontaktstruktur benachbart zu dem resistiven Speicher-Array; Bilden einer ersten Diode über der Treppenkontaktstruktur, wobei die erste Diode elektrisch mit dem ersten Widerstand gekoppelt ist; und Bilden einer zweiten Diode über der Treppenkontaktstruktur ein, wobei die zweite Diode elektrisch mit dem zweiten Widerstand gekoppelt ist. In einer Ausführungsform schließt das Verfahren ferner Bilden einer Zwischenmetall-Dielektrikumschicht über der Treppenkontaktstruktur; Bilden einer ersten Durchkontaktierung durch die Zwischenmetall-Dielektrikumschicht hindurch zu dem ersten Widerstand; und Bilden einer zweiten Durchkontaktierung durch die Zwischenmetall-Dielektrikumschicht hindurch zu dem zweiten Widerstand ein, wobei das Bilden der ersten Diode und der zweiten Diode Abscheiden einer Halbleiteroxidschicht eines ersten Leitungstyps über der Zwischenmetall-Dielektrikumschicht; Abscheiden einer Halbleiteroxidschicht eines zweiten Leitungstyps über der Halbleiteroxidschicht des ersten Leitungstyps; und Bilden der mit der ersten Durchkontaktierung verbundenen ersten Diode und der mit der zweiten Durchkontaktierung verbundenen zweiten Diode durch Strukturieren der Halbleiteroxidschicht des ersten Leitungstyps und der Halbleiteroxidschicht des zweiten Leitungstyps einschließt. In einer Ausführungsform des Verfahrens schließt das Bilden der ersten Diode Bilden der ersten Diode in direktem Kontakt mit dem ersten Widerstand ein, das Bilden der zweiten Diode schließt Bilden der zweiten Diode in direktem Kontakt mit dem zweiten Widerstand ein, wobei das Verfahren ferner Bilden einer Zwischenmetall-Dielektrikumschicht über der ersten Diode, der zweiten Diode und der Treppenkontaktstruktur; Bilden einer ersten Durchkontaktierung durch die Zwischenmetall-Dielektrikumschicht hindurch zu der ersten Diode; und Bilden einer zweiten Durchkontaktierung durch die Zwischenmetall-Dielektrikumschicht hindurch zu der zweiten Diode einschließt. In einer Ausführungsform schließt das Verfahren ferner Bilden einer Zwischenmetall-Dielektrikumschicht über der Treppenkontaktstruktur; Freilegen des ersten Widerstands und des zweiten Widerstands durch Bilden von Öffnungen in der Zwischenmetall-Dielektrikumschicht; Bilden von Dioden durch Abscheiden eines Halbleiteroxidmaterials eines ersten Leitungstyps über dem ersten Widerstand und dem zweiten Widerstand am Boden der Öffnungen und Abscheiden eines Halbleiteroxidmaterials eines zweiten Leitungstyps über dem Halbleiteroxidmaterial des ersten Leitungstyps am Boden der Öffnungen; Füllen der Öffnungen mit einem dielektrischen Material; und Bilden einer leitfähigen Durchkontaktierung durch das dielektrische Material hindurch zu jeder der Dioden ein. In einer Ausführungsform des Verfahrens schließt das Bilden des Halbleiteroxidmaterials des ersten Leitungstyps Verwenden eines p-Dotierstoffs ein, wobei das Bilden des Halbleiteroxidmaterials des zweiten Leitungstyps Verwenden eines n-Dotierstoffs einschließt.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 63/045296 [0001]

Claims (20)

  1. Speicherbauelement, umfassend: ein resistives Speicher-Array, das eine erste resistive Speicherzelle umfasst; eine Treppenkontaktstruktur benachbart zu dem resistiven Speicher-Array; eine Zwischenmetall-Dielektrikumschicht über der Treppenkontaktstruktur; eine erste Diode und eine zweite Diode über der Zwischenmetall-Dielektrikumschicht; eine erste leitfähige Durchkontaktierung, welche die erste Diode elektrisch mit einem ersten Widerstand der ersten resistiven Speicherzelle koppelt; und eine zweite leitfähige Durchkontaktierung, welche die zweite Diode elektrisch mit einem zweiten Widerstand der ersten resistiven Speicherzelle koppelt.
  2. Speicherbauelement nach Anspruch 1, wobei die erste leitfähige Durchkontaktierung mit einer ersten oberen Elektrode des ersten Widerstands verbunden ist und wobei die zweite leitfähige Durchkontaktierung mit einer zweiten oberen Elektrode des zweiten Widerstands verbunden ist.
  3. Speicherbauelement nach Anspruch 2, wobei eine erste Bitleitung elektrisch mit dem ersten Widerstand gekoppelt ist und eine zweite Bitleitung elektrisch mit dem zweiten Widerstand gekoppelt ist, wobei die erste Bitleitung und die zweite Bitleitung zumindest teilweise in der ersten resistiven Speicherzelle vorgesehen sind.
  4. Speicherbauelement nach Anspruch 3, wobei die erste Bitleitung mit einem ersten resistiven Speicherfilm des ersten Widerstands verbunden ist und wobei die zweite Bitleitung mit einem zweiten resistiven Speicherfilm des zweiten Widerstands verbunden ist.
  5. Speicherbauelement nach Anspruch 4, wobei die erste resistive Speicherzelle einen ersten Transistor umfasst, wobei das Speicherbauelement ferner umfasst: eine dritte leitfähige Durchkontaktierung, die mit einer ersten Sourceleitung verbunden ist, die elektrisch mit dem ersten Transistor gekoppelt ist; und eine vierte leitfähige Durchkontaktierung, die mit einer zweiten Sourceleitung verbunden ist, die elektrisch mit dem ersten Transistor gekoppelt ist.
  6. Speicherbauelement nach Anspruch 5, wobei der erste Transistor ein Gate-Dielektrikum, das einen Kanalbereich des ersten Transistors umgibt, und ein umgreifendes Gate umfasst, wobei der Kanalbereich des ersten Transistors die erste Sourceleitung von der zweiten Sourceleitung trennt und die erste Bitleitung von der zweiten Bitleitung trennt.
  7. Speicherbauelement nach Anspruch 6, ferner umfassend: eine zweite resistive Speicherzelle über der ersten resistiven Speicherzelle; eine dritte Diode und eine vierte Diode über der Zwischenmetall-Dielektrikumschicht; eine fünfte leitfähige Durchkontaktierung, welche die dritte Diode elektrisch mit einem dritten Widerstand der zweiten resistiven Speicherzelle koppelt; und eine sechste leitfähige Durchkontaktierung, welche die vierte Diode elektrisch mit einem vierten Widerstand der zweiten resistiven Speicherzelle koppelt.
  8. Speicherbauelement, umfassend: eine erste Speicherzelle, die einen ersten Transistor, einen ersten Widerstand und einen zweiten Widerstand umfasst, wobei der erste Widerstand mit einer ersten Bitleitung gekoppelt ist und der zweite Widerstand mit einer zweiten Bitleitung gekoppelt ist; eine erste Diode, die mit einer ersten Elektrode des ersten Widerstands verbunden ist; eine zweite Diode, die mit einer zweiten Elektrode des zweiten Widerstands verbunden ist, wobei die erste Elektrode des ersten Widerstands über der zweiten Elektrode des zweiten Widerstands liegt; eine erste leitfähige Durchkontaktierung, die mit der ersten Diode verbunden ist; eine zweite leitfähige Durchkontaktierung, die mit der zweiten Diode verbunden ist; und eine Zwischenmetall-Dielektrikumschicht, wobei die erste Diode, die zweite Diode, die erste leitfähige Durchkontaktierung und die zweite leitfähige Durchkontaktierung in der Zwischenmetall-Dielektrikumschicht eingebettet sind.
  9. Speicherbauelement nach Anspruch 8, wobei die erste Diode eine Halbleiteroxidschicht eines ersten Leitungstyps benachbart zu der ersten Elektrode des ersten Widerstands umfasst.
  10. Speicherbauelement nach Anspruch 9, wobei die erste Diode eine Halbleiteroxidschicht eines zweiten Leitungstyps benachbart zu der Halbleiteroxidschicht des ersten Leitungstyps umfasst.
  11. Speicherbauelement nach Anspruch 10, wobei die Halbleiteroxidschicht des ersten Leitungstyps p-leitend ist und die Halbleiteroxidschicht des zweiten Leitungstyps n-leitend ist.
  12. Speicherbauelement nach Anspruch 11, ferner umfassend: eine dritte leitfähige Durchkontaktierung, die mit einer ersten Sourceleitung verbunden ist; und eine vierte leitfähige Durchkontaktierung, die mit einer zweiten Sourceleitung verbunden ist, wobei die dritte leitfähige Durchkontaktierung und die vierte leitfähige Durchkontaktierung in der Zwischenmetall-Dielektrikumschicht eingebettet sind.
  13. Speicherbauelement nach Anspruch 12, wobei der erste Transistor ein umgreifendes Gate umfasst, das einen ersten Kanalbereich des ersten Transistors umgibt.
  14. Speicherbauelement nach Anspruch 13, ferner umfassend: eine zweite Speicherzelle über der ersten Speicherzelle, wobei die zweite Speicherzelle einen zweiten Transistor, einen dritten Widerstand und einen vierten Widerstand umfasst, wobei der dritte Widerstand mit einer dritten Bitleitung gekoppelt ist und der vierte Widerstand mit einer vierten Bitleitung gekoppelt ist; eine dritte Diode, die mit einer dritten Elektrode des dritten Widerstands verbunden ist; eine vierte Diode, die mit einer vierten Elektrode des vierten Widerstands verbunden ist, wobei die dritte Elektrode des dritten Widerstands über der vierten Elektrode des vierten Widerstands liegt; eine fünfte leitfähige Durchkontaktierung, die mit der dritten Diode verbunden ist; und eine sechste leitfähige Durchkontaktierung, die mit der vierten Diode verbunden ist, wobei die dritte Diode, die vierte Diode, die fünfte leitfähige Durchkontaktierung und die sechste leitfähige Durchkontaktierung in der Zwischenmetall-Dielektrikumschicht eingebettet sind.
  15. Speicherbauelement nach Anspruch 14, wobei das umgreifende Gate einen zweiten Kanalbereich des zweiten Transistors umgibt.
  16. Verfahren, umfassend: Bilden eines resistiven Speicher-Arrays in einem ersten Bereich eines mehrschichtigen Stapels von Materialien, wobei das resistive Speicher-Array eine erste Speicherzelle umfasst; Freilegen eines ersten Widerstands und eines zweiten Widerstands der ersten Speicherzelle durch Bilden einer Treppenkontaktstruktur benachbart zu dem resistiven Speicher-Array; Bilden einer ersten Diode über der Treppenkontaktstruktur, wobei die erste Diode elektrisch mit dem ersten Widerstand gekoppelt wird; und Bilden einer zweiten Diode über der Treppenkontaktstruktur, wobei die zweite Diode elektrisch mit dem zweiten Widerstand gekoppelt wird.
  17. Verfahren nach Anspruch 16, ferner umfassend: Bilden einer Zwischenmetall-Dielektrikumschicht über der Treppenkontaktstruktur; Bilden einer ersten Durchkontaktierung durch die Zwischenmetall-Dielektrikumschicht hindurch zu dem ersten Widerstand; und Bilden einer zweiten Durchkontaktierung durch die Zwischenmetall-Dielektrikumschicht hindurch zu dem zweiten Widerstand, wobei das Bilden der ersten Diode und der zweiten Diode umfasst: Abscheiden einer Halbleiteroxidschicht eines ersten Leitungstyps über der Zwischenmetall-Dielektrikumschicht; Abscheiden einer Halbleiteroxidschicht eines zweiten Leitungstyps über der Halbleiteroxidschicht des ersten Leitungstyps; und Bilden der mit der ersten Durchkontaktierung verbundenen ersten Diode und der mit der zweiten Durchkontaktierung verbundenen zweiten Diode durch Strukturieren der Halbleiteroxidschicht des ersten Leitungstyps und der Halbleiteroxidschicht des zweiten Leitungstyps.
  18. Verfahren nach Anspruch 16, wobei das Bilden der ersten Diode Bilden der ersten Diode in direktem Kontakt mit dem ersten Widerstand umfasst, wobei das Bilden der zweiten Diode Bilden der zweiten Diode in direktem Kontakt mit dem zweiten Widerstand umfasst, und wobei das Verfahren ferner umfasst: Bilden einer Zwischenmetall-Dielektrikumschicht über der ersten Diode, der zweiten Diode und der Treppenkontaktstruktur; Bilden einer ersten Durchkontaktierung durch die Zwischenmetall-Dielektrikumschicht hindurch zu der ersten Diode; und Bilden einer zweiten Durchkontaktierung durch die Zwischenmetall-Dielektrikumschicht hindurch zu der zweiten Diode.
  19. Verfahren nach Anspruch 16, ferner umfassend: Bilden einer Zwischenmetall-Dielektrikumschicht über der Treppenkontaktstruktur; Freilegen des ersten Widerstands und des zweiten Widerstands durch Bilden von Öffnungen in der Zwischenmetall-Dielektrikumschicht; Bilden von Dioden durch Abscheiden eines Halbleiteroxidmaterials eines ersten Leitungstyps über dem ersten Widerstand und dem zweiten Widerstand am Boden der Öffnungen und Abscheiden eines Halbleiteroxidmaterials eines zweiten Leitungstyps über dem Halbleiteroxidmaterial des ersten Leitungstyps am Boden der Öffnungen; Füllen der Öffnungen mit einem dielektrischen Material; und Bilden einer leitfähigen Durchkontaktierung durch das dielektrische Material hindurch zu jeder der Dioden.
  20. Verfahren nach Anspruch 19, wobei das Bilden des Halbleiteroxidmaterials des ersten Leitungstyps Verwenden eines p-Dotierstoffs umfasst und wobei das Bilden des Halbleiteroxidmaterials des zweiten Leitungstyps Verwenden eines n-Dotierstoffs umfasst.
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