DE102021108348A1 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

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Chien-Min Lee
Hiroki Noguchi
Ming Yuan Song
Yen-Lin Huang
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Abstract

Eine Vorrichtung weist auf: ein Substrat mit einer ersten Seite und einer zweiten Seite, einen ersten Transistor, der ein erstes Gate über einem ersten Vorsprung und einen ersten Source-Bereich und einen ersten Drain-Bereich, die den ersten Vorsprung zwischen sich einschließen, aufweist, einen ersten vergrabenen Kontakt, der benachbart zu dem ersten Vorsprung angeordnet ist und wenigstens einen Abschnitt aufweist, der sich in das Substrat hinein erstreckt, einen ersten Kontaktstecker, der über der ersten Drain-Region angeordnet ist, erste leitfähige Leiterbahnen, die über dem ersten Kontaktstecker angeordnet sind und durch den ersten Kontaktstecker elektrisch mit der ersten Drain-Region verbunden sind, eine erste Durchkontaktierung, die das Substrat durchdringt und mit dem ersten vergrabenen Kontakt verbunden ist; und zweite leitfähige Leiterbahnen, die über der zweiten Seite des Substrats angeordnet sind und elektrisch mit der ersten Durchkontaktierung verbunden sind. Der erste vergrabene Kontakt ist elektrisch mit der ersten Source-Region oder dem ersten Gate verbunden.

Description

  • PRIORITÄT
  • Diese Patentanmeldung beansprucht die Priorität der vorläufigen USamerikanischen Patentanmeldung Nr. 63/045,285 , eingereicht am 29. Juni 2020 unter dem Titel „SOT MRAM with Alternative Power Rails“, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Halbleiterspeicher werden in integrierten Schaltungen für elektronische Anwendungen eingesetzt, zum Beispiel in Mobiltelefonen und Personal-Computer-Vorrichtungen. Eine Art von Halbleiterspeichervorrichtung ist ein magneto-resistiver Direktzugriffsspeicher (Magneto-Resistive Random Access Memory, MRAM), der Spin-Elektronik beinhaltet, die Halbleitertechnologie und magnetische Materialien und Vorrichtungen kombiniert. Zum Speichern von Bitwerten werden die Spins von Elektronen durch ihre magnetischen Momente statt der Ladung der Elektronen genutzt.
  • Herkömmliche MRAM-Zellen sind Spin-Transfer-Drehmoment-MRAM-Zellen (Spin-Transfer Torque, STT, -MRAM-Zellen). Eine typische STT-MRAM-Zelle kann einen Magnetischer-Tunnelübergang-Stapel (Magnetic Tunnel Junction, MTJ, -Stapel) aufweisen, der eine Pinning-Schicht, eine gepinnte Schicht über der Pinning-Schicht, eine Tunnel-Schicht über der gepinnten Schicht und eine freie Schicht über der Tunnel-Schicht aufweist. Bei der Herstellung der MRAM-Zelle werden zunächst mehrere Deckschichten aufgebracht. Die Deckschichten werden dann durch einen Fotolithografie- und Ätzprozess strukturiert, um den MTJ-Stapel auszubilden.
  • Die STT-MRAM-Zellen haben allerdings ein Zuverlässigkeitsproblem, da Programmierströme durch die Tunnel-Schicht fließen müssen und somit die Tunnel-Schicht beeinträchtigen oder beschädigen. Dementsprechend wurde der Spin-Bahn-Drehmoment-MRAM (Spin Orbit Torque, SOT, -MRAM) entwickelt. Bei der Programmierung der SOT-MRAM-Zellen fließt der Programmierstrom nicht durch die Tunnel-Schicht, wodurch die Zuverlässigkeit des SOT-MRAM gegenüber dem STT-MRAM verbessert wird.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Figuren verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1A-14A, 1B-14B, 12C, 14C und 15-26 zeigen Querschnittsansichten und Draufsichten von Zwischenstufen bei der Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 27-29 zeigen Querschnittsansichten und Draufsichten von Zwischenstufen bei der Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 30 zeigt Querschnittsansichten und Draufsichten von Zwischenstufen bei der Herstellung von SOT-MRAM-Vorrichtungen gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen bzw. Beispiele für das Implementieren unterschiedlicher Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und nicht als einschränkend zu verstehen. Beispielsweise kann die Ausbildung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen weitere Elemente zwischen dem ersten und dem zweiten Element derart ausgebildet sein können, dass das erste und das zweite Element unter Umständen nicht in direktem Kontakt stehen. Darüber hinaus können sich in der vorliegenden Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und Übersichtlichkeit dienen und gibt an sich keine Beziehung zwischen den diversen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können raumbezogene Begriffe wie „darunterliegend“, „unterhalb“, „untere“, „darüberliegend“, „obere“ und dergleichen hier verwendet werden, um die Beschreibung zu erleichtern und die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren dargestellt zu beschreiben. Diese raumbezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Abbildungen gezeigten Ausrichtung mit einschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) sein, und die raumbezogenen Beschreibungen in dieser Patentschrift können entsprechend in gleicher Weise interpretiert werden.
  • Die hier erörterten Ausführungsformen sollen als Beispiele dienen, um die Herstellung oder Verwendung des Gegenstands dieser Offenbarung zu ermöglichen, und ein Durchschnittsfachmann auf diesem Gebiet der Technik wird leicht verstehen, welche Modifikationen vorgenommen werden können, während gleichzeitig der betrachtete Schutzumfang der verschiedenen Ausführungsformen eingehalten wird. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugsnummern zur Kennzeichnung gleicher Elemente verwendet. Obwohl Ausführungsformen von Verfahren als in einer bestimmten Reihenfolge durchgeführt beschrieben werden, können andere Ausführungsformen der Verfahren in einer beliebigen logischen Reihenfolge durchgeführt werden.
  • 1A bis 14A, 1B bis 14B, 12C, 14C und 15 bis 30 zeigen Querschnittsansichten und Draufsichten von Zwischenstufen bei der Herstellung von Halbleitervorrichtungen gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Die Querschnittsansichten in 1A bis 14A entsprechen einem Querschnitt der in 12C, 14C und 15 dargestellten Draufsicht, beispielsweise dem in 12C mit A-A beschrifteten Abschnitt. Die Querschnittsansichten in 1B bis 14B entsprechen einem Querschnitt der in 12C, 14C und 15 dargestellten Draufsicht, beispielsweise dem in 12C mit B-B beschrifteten Abschnitt. Die Querschnittsansichten in 16 bis 24, 26, 28 und 30 entsprechen einem Querschnitt der in 15 dargestellten Draufsicht, beispielsweise dem in 15 mit C-C beschrifteten Abschnitt. Die Querschnittsansicht in 27 entspricht einem Querschnitt der in 28 dargestellten Draufsicht, beispielsweise dem in 28 mit C-C beschrifteten Abschnitt. 25 und 29 entsprechen einem Querschnitt der in 15 und 28 dargestellten Draufsicht, beispielsweise dem in 15 mit D-D beschrifteten Abschnitt.
  • Es wird Bezug genommen auf 24; in einigen Ausführungsformen weist die Halbleitervorrichtung 100 einen Front-End-of-Line-Abschnitt (FEOL-Abschnitt) 100F und einen Back-End-of-Line-Abschnitt (BEOL-Abschnitt) 100B, der über einer Seite des FEOL-Abschnitts 100F angeordnet ist. Die Halbleitervorrichtung 100 weist auch einen rückseitigen BEOL-Abschnitt 100BB auf, der über der anderen Seite des FEOL-Abschnitts 100F angeordnet ist.
  • Die Halbleitervorrichtung 100 kann verschiedene Regionen zum Anordnen von Vorrichtungen unterschiedlicher Art aufweisen. In einigen Ausführungsformen weist die Halbleitervorrichtung 100 eine Zellenregion für eine Speichervorrichtung, eine Logikregion für Logikschaltungen, Routingregionen zum Bedienen vertikaler Leitungswege, Regionen für andere funktionelle Schaltungen oder eine Kombination davon auf. Es wird beispielsweise Bezug genommen auf 15 und 24; die Halbleitervorrichtung 100 kann eine Speichervorrichtung aufweisen, die mehrere Speicherzellen 101 umfasst, die in einem Array innerhalb einer Zellenregion 100M angeordnet sind. Gemäß einigen Ausführungsformen weist jede Zelle 101 der Speichervorrichtung einen Speicherstapel 185 auf, der im BEOL-Abschnitt 100B angeordnet ist. Jeder der Speicherstapel 185 kann elektrisch mit einem oder mehreren Transistoren 130 verbunden sein, die im FEOL-Abschnitt 100F innerhalb der Zellenregion 100M angeordnet sind. Jeder Speicherstapel 185 kann ein einzelnes Bit speichern, das gelesen oder geschrieben werden kann. In einigen Ausführungsformen sind die Transistoren 130 Finnen-Feldeffekttransistoren (FinFET) oder Gate-All-Around-Feldeffekttransistoren (GAAFET).
  • In einigen Ausführungsformen wird neben der Zellenregion 100M in Y-Richtung eine Routingregion 100R ausgebildet, wie in 15 dargestellt. Alternativ kann eine Routingregion 100R' (siehe z. B. 24) neben der Zellenregion 100M in einer Richtung senkrecht zur Y-Richtung (z. B. der X-Richtung wie in 15 dargestellt) ausgebildet werden. In einigen Ausführungsformen sind die Routingregion 100R und die Routingregion 100R' verbunden. Die Routingregionen 100R und 100R' stellen vertikale Leitungswege bereit, um eine elektrische Verbindung zwischen dem BEOL-Abschnitt 100B und dem rückseitigen BEOL-Abschnitt 100BB herzustellen. Gemäß einigen Ausführungsformen entfallen jedoch die Routingregionen 100R und 100R', und die vertikalen Leitungswege werden in beliebige Regionen der Halbleitervorrichtung 100 integriert, etwa die Zellenregion 100M und/oder die Logikregionen.
  • Es wird nun Bezug genommen auf 1A und 1B und 12C, in denen Zwischenstufen bei der Herstellung der Halbleitervorrichtung 100 dargestellt sind. Das Substrat 102 weist eine erste Seite 102A und eine zweite Seite 102B, die der ersten Seite 102A entgegengesetzt ist, auf. Das Substrat 102 kann ein Halbleitersubstrat, etwa Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (Semiconductor-On-Insulator, SOI-Substrats), sein. Das Halbleitersubstrat kann andere Halbleitermaterialien enthalten, etwa Germanium; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, der Silizium-Germanium (SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon. Andere Substrate, etwa mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden.
  • Über der ersten Seite 102A des Substrats 102 sind gemäß einigen Ausführungsformen mehrere Vorsprünge 104 ausgebildet. Die Vorsprünge 104 können Finnen oder Stapel von seitlich verlängerten Nanodrähten aufweisen. Die Vorsprünge 104 erstrecken sich entlang der X-Richtung, wie in 12C dargestellt. Gemäß einigen Ausführungsformen wird eine Maskenschicht 106 über den Vorsprüngen 104 ausgebildet. Die Maskenschicht 106 kann helfen, Strukturen der Vorsprünge 104 zu definieren und die Vorsprünge 104 vor Beschädigungen in nachfolgenden Prozessen zu schützen. In einigen Ausführungsformen weist die Maskenschicht 106 eine Padschicht und eine Hartmaske über der Padschicht auf. Die Padschicht kann ein Oxid, etwa Siliziumoxid, enthalten. Die Hartmaske kann ein Nitrid wie etwa Siliziumnitrid, Aluminiumnitrid oder eine Kombination davon enthalten. Die Vorsprünge 104 können aus dem Substrat 102 oder durch epitaktische Abscheidung ausgebildet werden. Beispielsweise weisen die Vorsprünge 104 gemäß einigen Ausführungsformen das gleiche Material wie das Substrat 102 auf. In anderen Ausführungsformen weisen die Vorsprünge 104 jedoch ein vom Substrat 102 verschiedenes Material auf.
  • In 2A und 2B ist gemäß einigen Ausführungsformen zwischen benachbarten Vorsprüngen 104 eine Isolierschicht 108 ausgebildet, die die Maskenschicht 106 und die Vorsprünge 104 abdeckt. In einigen Ausführungsformen weist die Isolierschicht 108 eine mehrschichtige Struktur auf, etwa mit Isolationsmerkmalen, die über einer oder mehreren Auskleidungen angeordnet sind. Die ein oder mehreren Auskleidungen können über den Seitenwänden der Vorsprünge 104 und der oberen Fläche der ersten Seite 102A des Substrats 102 ausgebildet sein. In einigen Ausführungsformen enthalten die Auskleidungen Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder eine Kombination davon. Die Isolationsmerkmale können Siliziumoxid, Siliziumoxynitrid, ein aufgeschleudertes dielektrisches Material oder ein Low-k-Dielektrikum wie etwa poröses Siliziumoxid oder andere geeignete dielektrische Materialien mit einer Dielektrizitätskonstante kleiner als 3,9 enthalten. Die Isolationsmerkmale können durch fließfähige CVD (FCVD) (z. B. eine auf CVD basierende Materialabscheidung in einem entfernten Plasmasystem und anschließendes Aushärten, um es in ein anderes Material, etwa ein Oxid, umzuwandeln), durch chemische Gasphasenabscheidung unter Verwendung eines hochdichten Plasmas (HDP-CVD), durch Unterdruck-CVD (SACVD) oder durch Aufschleudern ausgebildet werden.
  • Es wird nun Bezug genommen auf 3A und 3B; gemäß einigen Ausführungsformen wird ein Polierprozess wie etwa chemisch-mechanisches Polieren (CMP) durchgeführt, um einen Abschnitt der Isolierschicht 108 zu entfernen. Der Polierprozess kann unter Verwendung der Maskenschicht 106 als Ätzstopp durchgeführt werden. In einigen Ausführungsformen wird der Polierprozess weggelassen.
  • In 4A und 4B sind gemäß einigen Ausführungsformen vergrabene Kontaktlöcher 110A und vergrabene Kontaktlöcher 110B in der Isolierschicht 108 und neben den Vorsprüngen 104 ausgebildet. In 5A und 5B sind die vergrabenen Kontaktlöcher 110A und 110B gemäß einigen Ausführungsformen mit einem leitfähigen Material gefüllt. In 6A und 6B wird gemäß einigen Ausführungsformen ein Planarisierungsprozess, etwa CMP, durchgeführt, um überschüssige Abschnitte des leitfähigen Materials zu entfernen, um vergrabene Kontakte 112A und vergrabene Kontakte 112B auszubilden. Beispielsweise wird ein Abschnitt des leitfähigen Materials über der Isolierschicht 108 und der Maskenschicht 106 entfernt.
  • In einigen Ausführungsformen zeigen die vergrabenen Kontaktlöcher 110A und 110B in der Draufsicht eine runde Form, ein Quadrat oder ein abgerundetes Quadrat. In anderen Ausführungsformen haben die vergrabenen Kontaktlöcher 110A und 110B eine Form, etwa eine Ellipse, ein Rechteck oder ein abgerundetes Rechteck, die in einer Draufsicht eine Längsachse im Wesentlichen parallel zu den Vorsprüngen 104 (z. B. im Wesentlichen parallel zur in 12C dargestellten X-Richtung) aufweist. In einigen Ausführungsformen haben die vergrabenen Kontaktlöcher 110A und 110B einen Boden, der tiefer liegt als der Boden der Vorsprünge 104 und die obere Fläche 102A des Substrats 102. Beispielsweise können die vergrabenen Kontaktlöcher 110A und 110B eine Tiefe D von etwa 10 nm bis etwa 50 nm tiefer als der Boden der Vorsprünge 104 oder die obere Fläche 102A des Substrats 102 haben. Die vergrabenen Kontaktlöcher 110A und die vergrabenen Kontaktlöcher 110B können einen Durchmesser von etwa 10 nm bis etwa 40 nm haben. In einigen Ausführungsformen haben die vergrabenen Kontaktlöcher 110A oder die vergrabenen Kontaktlöcher 110B ein Seitenverhältnis von etwa 1:10 bis etwa 1:100. Die vergrabenen Kontaktlöcher 110A und die vergrabenen Kontaktlöcher 110B können in demselben Lithografie- und Ätzprozess ausgebildet werden. Alternativ werden die vergrabenen Kontaktlöcher 112A und die vergrabenen Kontaktlöcher 112B im selben Ätzprozess, aber mit getrennten Lithografieprozessen ausgebildet.
  • Gemäß einigen Ausführungsformen werden die vergrabenen Kontakte 112A unter der nachfolgend ausgebildeten Gate-Elektrode 132 (siehe z. B. 13A) in den Routingregionen 100R ausgebildet. Die vergrabenen Kontakte 112A können auch in beliebigen Regionen der Halbleitervorrichtung 100 ausgebildet werden, einschließlich, aber nicht beschränkt auf die Zellenregion 100M, die Logikregion, andere Routingregionen oder Kombinationen davon. Gemäß einigen Ausführungsformen werden die vergrabenen Kontakte 112B unter den nachfolgend ausgebildeten Source-Regionen 130S der Transistoren 130 (siehe z. B. 12B) in der Zellenregion 100M und der Routingregion 100R ausgebildet. Die vergrabenen Kontakte 112B können auch in beliebigen Regionen der Halbleitervorrichtung 100 ausgebildet werden, einschließlich, aber nicht beschränkt auf die Logikregionen, andere Routingregionen oder Kombinationen davon. In einigen Ausführungsformen, wie in 12C dargestellt, sind die vergrabenen Kontakte 112A und die vergrabenen Kontakte 112B in Y-Richtung zueinander versetzt.
  • In einigen Ausführungsformen umfasst das leitfähige Material der vergrabenen Kontakte 112A und 112B eine leitfähige Schicht über einer Sperrschicht. Die leitfähige Schicht der vergrabenen Kontakte 112A und 112B kann Wolfram, Kobalt, Ruthenium, Rhodium, Legierungen davon oder eine Kombination davon enthalten. Die Sperrschicht kann eine Schicht sein, die entlang der vergrabenen Kontaktlöcher 110A und 110B ausgebildet ist. Die Sperrschicht der vergrabenen Kontakte 112A und 112B kann Titan, Titannitrid, Tantal, Tantalnitrid, Wolframnitrid, Ruthenium, Rhodium, Platin, andere Edelmetalle, andere hochschmelzende Metalle, deren Nitride, Kombinationen davon oder dergleichen enthalten. In anderen Ausführungsformen kann die Sperrschicht jedoch nicht mit den vergrabenen Kontakten verwendet werden. Das leitfähige Material kann durch Sputtern, physikalische Gasphasenabscheidung (Physical Vapor Deposition, PVD), CVD oder Atomlagenabscheidung (Atomic Layer Deposition, ALD) abgeschieden werden.
  • Es wird nun Bezug genommen auf 7A und 7B; gemäß einigen Ausführungsformen werden die vergrabenen Kontakte 112A und 112B durch einen Ätzprozess zurückgeätzt (z. B. von oben geätzt). Hohlräume 114A und 114B werden über den vergrabenen Kontakten 112A bzw. 112B ausgebildet und legen diese frei. Der Ätzprozess kann ein Trockenätzprozess wie etwa reaktives Ionenätzen oder Ionenstrahlätzen, ein Nassätzprozess oder andere geeignete Ätzprozesse sein. Beispielsweise kann der vergrabene Kontakt durch ein Material auf Fluorbasis, etwa SF6, geätzt werden. Der Rückätzprozess hinterlässt eine Höhe H der vergrabenen Kontakte 112A und 112B in den vergrabenen Kontaktlöchern 110A und 110B. In einigen Ausführungsformen beträgt die Höhe H etwa 30 nm bis etwa 100 nm.
  • Es wird nun Bezug genommen auf 8A und 8B; gemäß einigen Ausführungsformen wird eine Schutzschicht 120 über der Isolierschicht 108 ausgebildet und füllt die Hohlräume 114A und 114B. Die Schutzschicht 120 kann Siliziumoxid, Siliziumoxynitrid, ein aufgeschleudertes dielektrisches Material, einen Fotolack oder ein Low-k-Dielektrikum wie etwa poröses Siliziumoxid oder andere geeignete dielektrische Materialien mit einer Dielektrizitätskonstante kleiner als 3,9 enthalten. Die Schutzschicht 120 kann durch CVD, HDP-CVD, SACVD, FCVD oder durch Aufschleudern ausgebildet werden. In einigen Ausführungsformen enthält die Schutzschicht 120 das gleiche Material wie die Isolationsmerkmale der Isolierschicht 108.
  • Es wird nun Bezug genommen auf 9A und 9B; gemäß einigen Ausführungsformen wird ein Polierprozess wie etwa CMP durchgeführt. In einer Ausführungsform werden die Maskenschicht 106, ein Abschnitt der Isolierschicht 108 und ein Abschnitt der Schutzschicht 120 durch den Polierprozess entfernt. In einigen Ausführungsformen werden auch obere Abschnitte der Vorsprünge 104 durch den Polierprozess entfernt.
  • Es wird nun Bezug genommen auf 10A und 10B; gemäß einigen Ausführungsformen werden die Isolierschicht 108 und die Schutzschicht 120 durch einen Ätzprozess zurückgeätzt (z. B. von oben geätzt). Ein Abschnitt der Isolierschicht 108 und ein Abschnitt der Schutzschicht 120 können entfernt werden, und die Vorsprünge 104 können über die obere Fläche der Isolierschicht 108 herausragen. In einigen Ausführungsformen werden die Isolierschicht 108 und die Schutzschicht 120 in demselben Ätzprozess geätzt. In anderen Ausführungsformen werden die Isolierschicht 108 und die Schutzschicht 120 in verschiedenen Ätzprozessen geätzt. Beispielsweise kann entweder die Isolierschicht 108 oder die Schutzschicht 120 geätzt werden, während die andere Schicht mit einer strukturierten Fotolackschicht bedeckt ist, und die andere Schicht wird dann geätzt, mit oder ohne Auftragen einer weiteren Fotolackschicht, nachdem die strukturierte Fotolackschicht entfernt wurde. In einigen Ausführungsformen hat die Schutzschicht 120 eine obere Fläche, die höher als die obere Fläche der Isolierschicht 108 oder im Wesentlichen auf gleicher Höhe mit dieser liegt.
  • In 11A und 11B wird gemäß einigen Ausführungsformen ein Abschnitt der Schutzschicht 120 über den vergrabenen Kontakten 112A durch einen Ätzprozess entfernt. Dementsprechend werden die vergrabenen Kontakte 112A freigelegt, während die vergrabenen Kontakte 112B noch von der Schutzschicht 120 bedeckt sind. in einigen Ausführungsformen kann der in 10A dargestellte Ätzprozess auch das Entfernen des Abschnitts der Schutzschicht 120 über den vergrabenen Kontakten 112A umfassen, und ein separater Ätzprozess zum Freilegen der vergrabenen Kontakte 112A entfällt somit.
  • Es wird nun Bezug genommen auf 12A; Dummy-Gate-Streifen 132 werden über den freigelegten vergrabenen Kontakten 112A ausgebildet. Wie in 12C dargestellt, erstrecken sich die Dummy-Gate-Streifen 132 entlang der Y-Richtung und über die Vorsprünge 104. Obwohl 12A zeigt, dass die Dummy-Gate-Streifen 132 den Vorsprung 104 nur teilweise umhüllen, können die Dummy-Gate-Streifen 132 die Vorsprünge 104 vollständig umhüllen, wenn die Vorsprünge 104 aus einem Stapel von Nanodrähten hergestellt sind, gemäß einigen Ausführungsformen. Die Dummy-Gate-Streifen 132 können Polysilizium enthalten. Die Dummy-Gate-Streifen 132 können durch ein Verfahren ausgebildet werden, das umfasst: Abscheiden einer Dummy-Gate-Schicht, die die Vorsprünge 104, die freiliegenden vergrabenen Kontakte 112A und die Isolierschicht 108 bedeckt; Ausbilden einer Fotolackschicht mit Streifenstrukturen über der Dummy-Gate-Schicht; und Ätzen der Dummy-Gate-Schicht gemäß den Strukturen der Fotolackschicht. Die Fotolackschicht kann während oder nach dem Ätzprozess zum Ätzen der Polysiliziumschicht entfernt werden. In einigen Ausführungsformen sind an freiliegenden Flächen des Dummy-Gate-Streifens 132 Gate-Abstandhalter (in den Figuren nicht dargestellt) ausgebildet. Es können alle geeigneten Verfahren zum Ausbilden von Gate-Abstandhaltern verwendet werden. In einigen Ausführungsformen kann eine Abscheidung wie etwa ALD, CVD oder dergleichen zum Ausbilden der Gate-Abstandhalter verwendet werden. In einigen Ausführungsformen haben die Gate-Abstandhalter eine Dicke von etwa 1 nm bis etwa 5 nm. Die Gate-Abstandhalter können jedes beliebige geeignete Material enthalten. Die Gate-Abstandhalter können beispielsweise ein dielektrisches Material wie Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder eine Kombination davon enthalten.
  • Es wird nun Bezug genommen auf 12B und 12C; gemäß einigen Ausführungsformen werden Source-Elemente 130S und Drain-Elemente 130D der Transistoren 130 über den Vorsprüngen 104 neben den Dummy-Gate-Streifen 132 ausgebildet. Die Source-Elemente 130S und die Drain-Elemente 130D sind durch die Dummy-Gate-Streifen 132 getrennt (und daher sind in der in 12B dargestellten Querschnittsebene nur die Source-Elemente 130S sichtbar). In einigen Ausführungsformen werden die Vorsprünge 104, neben dem Abschnitt unter den Dummy-Gate-Streifen 132, ausgespart, um Vertiefungen auszubilden, und dann werden die Source-/Drain-Elemente 130S und 130D in den Vertiefungen durch epitaktische Wachstumsprozesse, einschließlich CVD-Abscheidungsverfahren (z.B. Dampfphasenepitaxie (Vapor-Phase Epitaxy, VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse, ausgebildet. Die Source-/Drain-Elemente 130S und 130D können Ge, Si, GaAs, Aluminium-Gallium-Arsenid (AlGaAs), SiGe, Gallium-Arsenid-Phosphid (GaAsP), GaSb, InSb, Indium-Gallium-Arsenid (InGaAs), InAs oder andere geeignete Materialien enthalten. Nachdem die Vertiefungen mit dem Source-/Drain-Element 130S und 130D gefüllt sind, dehnt sich das weitere epitaktische Wachstum einer oberen Schicht des Source-/Drain-Elements 130S und 130D horizontal aus und es können sich Facetten bilden, etwa diamantförmige Facetten. Die Source-/Drain-Elemente 130S und 130D können während der Epi-Prozesse in-situ dotiert werden. In einigen Ausführungsformen werden die Source-/Drain-Elemente 130S und 130D nicht in-situ dotiert, und es wird ein Implantationsprozess durchgeführt, um die Source-/Drain-Elemente 130S und 130D zu dotieren. Zum Aktivieren der Dotierstoffe können ein oder mehrere Temperprozesse durchgeführt werden. Die Temperprozesse umfassen das schnelle thermische Tempern (Rapid Thermal Annealing, RTA) und/oder Laser-Temperprozesse. Jedes der Source-/Drain-Elemente 130S und 130D kann eine Verunreinigungskonzentration von etwa 1019 cm-3 bis etwa 1021 cm-3 aufweisen.
  • In einigen Ausführungsformen wird eine Ätzstoppschicht (in den Figuren nicht dargestellt) über den Source-/Drain-Elementen 130S und 130D konform ausgebildet. Die Ätzstoppschicht kann aus einem dielektrischen Material ausgebildet werden, das eine andere Filmeigenschaft als die Source-/Drain-Elemente 130S und 130D hat, um die Ätzselektivität zu verbessern, wenn in den nachfolgenden Fertigungsschritten ein Ätzprozess durchgeführt wird. In einigen Ausführungsformen enthält die Ätzstoppschicht Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid oder Kombinationen davon.
  • Eine Isolierschicht 140 ist zwischen jedem der Dummy-Gate-Streifen 132 und über den Source-/Drain-Elementen 130S und 130D angeordnet. Die Isolierschicht 140 kann Siliziumoxid, Siliziumoxynitrid, ein aufgeschleudertes dielektrisches Material oder ein Low-k-Dielektrikum wie etwa poröses Siliziumoxid oder andere geeignete dielektrische Materialien mit einer Dielektrizitätskonstante kleiner als 3,9 enthalten. Die Isolierschicht kann durch FCVD, HDP-CVD, SACVD oder durch Aufschleudern ausgebildet werden. Die Isolierschicht 140 kann eine einzelne Schicht oder mehrere Schichten aufweisen. Die Isolierschicht 140 kann das gleiche Material enthalten wie die Isolationsmerkmale der Isolierschicht 108. In einigen Ausführungsformen hat die Isolierschicht 140 eine obere Fläche, die durch Rückpolieren im Wesentlichen mit der oberen Fläche der Dummy-Gate-Streifen 132 bündig ist. In anderen Ausführungsformen bedeckt die Isolierschicht 140 die Oberseite der Dummy-Gate-Streifen 132.
  • Es wird nun Bezug genommen auf 13A und 13B; gemäß einigen Ausführungsformen wird eine Gate-Struktur 150 über der ersten Seite 102A des Substrats 102 ausgebildet, indem die Dummy-Gate-Streifen 132 ersetzt werden. Die Gate-Struktur 150 weist eine Austrittsarbeitsmetallschicht auf, die über einer Gate-Dielektrikumsschicht ausgebildet ist (oder alternativ mehrere Austrittsarbeitsmetallschichten). Auf der Austrittsarbeitsmetallschicht ist eine Metall-Gate-Elektrode angeordnet. Es können jedoch zahlreiche andere Schichten, etwa eine Grenzschicht, eine Auskleidungsschicht, eine Sperrschicht oder andere geeignete Schichten, je nach Bedarf in der Gate-Struktur enthalten sein. Die Gate-Dielektrikumsschicht der Gate-Struktur 150 kann Siliziumoxid enthalten. Das Siliziumoxid kann durch geeignete Oxidations- und/oder Abscheidungsprozesse ausgebildet werden. Alternativ kann die Gate-Dielektrikumsschicht der Gate-Struktur 150 eine High-k-Dielektrikumsschicht wie etwa Hafniumoxid (HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, Kombinationen davon oder ein anderes geeignetes Material enthalten. Die High-k-Dielektrikumsschicht kann durch ALD und/oder andere geeignete Verfahren ausgebildet werden.
  • Die Austrittsarbeitsmetallschicht wird zum Abstimmen der Austrittsarbeit der später ausgebildeten Metall-Gate-Strukturen in einem NMOS oder einem PMOS ausgebildet. So kann die Austrittsarbeitsmetallschicht p-Austrittsarbeitsmetallmaterialien für PMOS-Vorrichtungen oder n-Austrittsarbeitsmetallmaterialien für NMOS-Vorrichtungen umfassen. Geeignete Beispiele für die p-Austrittsarbeitsmetalle, die eine Austrittsarbeit im Bereich zwischen 4,8 eV und 5,2 eV haben können, umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Austrittsarbeitsmetallmaterialien und Kombinationen davon. Geeignete Beispiele für die n-Austrittsarbeitsmetalle, die eine Austrittsarbeit im Bereich zwischen 3,9 eV und 4,3 eV haben können, umfassen Ti, Ag, TaAl, TaAlC, HfAl, TiAl, TiAIN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Austrittsarbeitsmetallmaterialien oder Kombinationen davon.
  • Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsmetallschicht verknüpft. Das Material der Austrittsarbeitsmetallschicht ist so gewählt, dass ein Austrittsarbeitswert so abgestimmt wird, dass die gewünschte Schwellenspannung (Vt) in der Vorrichtung, die in der jeweiligen Region auszubilden ist, erreicht wird. Die Austrittsarbeitsmetallschicht kann eine einheitliche Schwellenspannung (Vt) und Drain-Spannung bereitstellen. Die Austrittsarbeitsmetallschicht kann durch CVD, PVD, ALD und/oder andere geeignete Prozesse abgeschieden werden. In einem hier dargestellten Beispiel wird die Austrittsarbeitsmetallschicht mittels eines ALD-Prozesses ausgebildet.
  • In 13B werden Source-Kontaktstecker 154 über den Source-Elementen 130S ausgebildet. In einigen Ausführungsformen verbindet jeder der Source-Kontaktstecker 154 wenigstens zwei oder mehr benachbarte Source-Elemente 130S mit einem der vergrabenen Kontakte 112B, wie in 13B dargestellt. In anderen Ausführungsformen verbindet jeder der Source-Kontaktstecker 154 ein Source-Element 130S mit einem der vergrabenen Kontakte 112B. Die Source-Kontaktstecker 154 können durch geeignete Lithografie-, Ätz- und Abscheidungsprozesse ausgebildet werden. Beispielsweise kann eine Fotolackschicht über der Isolierschicht 140 abgeschieden werden. Die Fotolackschicht ist durch einen Lithografieprozess so strukturiert, dass sie Öffnungen aufweist, die mit den vergrabenen Kontakten und ihren benachbarten Source-Regionen 154 gefluchtet sind. Die Isolierschicht 140, die Ätzstoppschicht und die Schutzschicht 120 über den vergrabenen Kontakten 112B werden gemäß den Öffnungen der Fotolackschicht geätzt, um Öffnungen auszubilden, die die vergrabenen Kontakte 112B und die Source-Regionen 130S freilegen. Die Öffnungen werden durch einen geeigneten Abscheidungsprozess mit einem leitfähigen Material gefüllt. Anschließend wird ein Planarisierungsprozess, etwa ein CMP-Prozess, durchgeführt, um überschüssiges leitfähiges Material über der Isolierschicht 140 zu entfernen. In einigen Ausführungsformen werden vor dem Abscheiden der Fotolackschicht eine oder mehrere Dielektrikumsschichten (in den Figuren nicht dargestellt) über der Isolierschicht 140 ausgebildet und dann zusammen mit der Isolierschicht 140 geätzt und verbleiben in der endgültigen Struktur der Halbleitervorrichtung 100.
  • In einigen Ausführungsformen weisen die Source-Kontaktstecker 154 eine leitfähige Schicht über einer Sperrschicht auf. Die Sperrschicht der Source-Kontaktstecker 154 kann aus einer oder mehreren Schichten aus Titan, Titannitrid, Tantal, Tantalnitrid, Wolframnitrid, Ruthenium, Rhodium, Platin, anderen Edelmetallen, anderen hochschmelzenden Metallen, deren Nitriden, Kombinationen davon oder dergleichen ausgebildet sein. Die leitfähige Schicht der Source-Kontaktstecker 154 kann aus einem metallischen Material wie etwa Wolfram, Kobalt, Ruthenium, Rhodium, deren Legierungen und dergleichen oder Kombinationen davon bestehen. Die Sperrschicht bzw. die leitfähige Schicht der Source-Kontaktstecker 154 kann durch einen geeigneten Prozess wie etwa CVD, PVD, ALD, Beschichtung und dergleichen ausgebildet werden.
  • Es wird nun Bezug genommen auf 14A, 14B und 14C; eine Dielektrikumsschicht 156 wird über der Gate-Struktur 150, der Isolierschicht 140 und den Source-Kontaktsteckern 154 abgeschieden. In einigen Ausführungsformen kann die Dielektrikumsschicht 156 Siliziumoxid, Siliziumoxynitrid, Siliziumnitrid, Siliziumoxycarbid, Polymer, ein Low-k-Dielektrikum oder eine Kombination davon enthalten. Die Dielektrikumsschicht 156 kann durch FCVD, HDP-CVD, SACVD oder durch Aufschleudern ausgebildet werden. In einigen Ausführungsformen wird die Dielektrikumsschicht 156 weggelassen.
  • Über den Drain-Elementen 130D der Transistoren 130 werden dann gemäß einigen Ausführungsformen Drain-Kontaktstecker 158 ausgebildet. Die Drain-Kontaktstecker 158 können durch geeignete Lithografie-, Ätz- und Abscheidungsprozesse ausgebildet werden. Beispielsweise kann eine Fotolackschicht eine über der Dielektrikumsschicht 156 abgeschiedene Deckschicht sein. Die Fotolackschicht ist durch einen Lithografieprozess so strukturiert, dass sie Öffnungen aufweist, die mit den Drain-Elementen 130D gefluchtet sind. Die Dielektrikumsschicht 156, die Schutzschicht 140 und die Ätzstoppschicht werden gemäß den Öffnungen der Fotolackschicht geätzt, um Öffnungen auszubilden, die die Drain-Regionen 130D freilegen. Die Öffnungen werden durch einen geeigneten Abscheidungsprozess mit einem leitfähigen Material gefüllt. Anschließend wird ein Planarisierungsprozess, etwa der CMP-Prozess, durchgeführt, um überschüssiges leitfähiges Material über der Dielektrikumsschicht 156 zu entfernen.
  • In einigen Ausführungsformen weisen die Drain-Kontaktstecker 158 eine leitfähige Schicht über einer Sperrschicht auf. Die Sperrschicht der Drain-Kontaktstecker 158 kann aus einer oder mehreren Schichten aus Titan, Titannitrid, Tantal, Tantalnitrid, Wolframnitrid, Ruthenium, Rhodium, Platin, anderen Edelmetallen, anderen hochschmelzenden Metallen, deren Nitriden, Kombinationen davon oder dergleichen ausgebildet sein. Das leitfähige Material der Drain-Kontaktstecker 158 kann aus einem metallischen Material wie etwa Wolfram, Kobalt, Ruthenium, Rhodium, deren Legierungen und dergleichen oder Kombinationen davon bestehen. Die Sperrschicht bzw. das leitfähige Material der Drain-Kontaktstecker 158 kann durch einen geeigneten Prozess wie etwa CVD, PVD, ALD, Beschichtung und dergleichen ausgebildet werden.
  • Wie in 14C dargestellt, können die Drain-Kontaktstecker 158 wenigstens zwei verschiedene Formen haben. In einer Ausführungsform hat beispielsweise eine Säule eines Paares benachbarter Drain-Kontaktstecker 158 eine relativ größere Länge in Y-Richtung (d. h. entlang der Richtung der Säulen), wie in 14C dargestellt, und hat in einer Draufsicht eine rechteckige oder ellipsenartige Form. Die andere Säule des Paares von benachbarten Drain-Kontaktsteckern 158 hat eine relativ kürzere Länge in Y-Richtung, wie in 14C dargestellt, und hat in der Draufsicht eine quadratische oder kreisförmige Form. In einer Ausführungsform ist jeder der Drain-Kontaktstecker 158 mit einem Drain-Element 130D verbunden, wie in 14C dargestellt. In anderen Ausführungsformen kann jeder der Drain-Kontaktstecker 158 mit zwei oder mehr Drain-Elementen 130D verbunden sein. In einigen Ausführungsformen haben zwei benachbarte Drain-Kontaktstecker 158 einen Abstand von ca. 30 nm bis ca. 150 nm in X-Richtung.
  • In dem in 14A, 14B und 14C dargestellten Stadium sind die Herstellungsprozesse des FEOL-Abschnitts 100F abgeschlossen. 15 bis 26 zeigen Zwischenstufen der Herstellung des BEOL-Abschnitts 100B und des rückseitigen BEOL-Abschnitts 100BB in Querschnittsansichten und Draufsichten. In 15 und 16 (entsprechend dem in 15 mit C-C beschrifteten Abschnitt) ist eine Dielektrikumsschicht 160 über der Isolierschicht 140 (oder dem Dielektrikum 156, in 16 nicht dargestellt) ausgebildet, und in der Dielektrikumsschicht 160 sind leitfähige Leiterbahnen 162 ausgebildet. In einigen Ausführungsformen sind einige der leitfähigen Leiterbahnen 162 physisch und elektrisch mit entsprechenden Drain-Kontaktsteckern 158 in wenigstens der Zellenregion 100M verbunden. Wie in 15 dargestellt, können die leitfähigen Leiterbahnen 162 beispielsweise mehrere von zwei benachbarten Säulen aufweisen. Eine der benachbarten Säulen der leitfähigen Leiterbahnen 162 ist mit den Drain-Kontaktsteckern 158 gefluchtet und verbunden, die eine relativ größere Länge in Y-Richtung (d.h. entlang der Richtung der Säulen) haben, und die andere der benachbarten Säulen der leitfähigen Leiterbahnen 162 ist mit den Drain-Kontaktsteckern 158 gefluchtet und verbunden, die eine relativ kurze Länge in Y-Richtung haben. Gemäß dieser Anordnung können zwei benachbarte Säulen der Kontaktstecker 158 in Y-Richtung (d. h. entlang der Richtung der Säulen) teilweise oder vollständig zueinander versetzt sein, sich aber in X-Richtung (d. h. senkrecht zur Richtung der Säulen) überlappen. In 15 sind beispielsweise die beiden benachbarten Säulen der Kontaktstecker 158 in Y-Richtung vollständig zueinander versetzt.
  • Die leitfähigen Leiterbahnen 162 können mit einem geeigneten Verfahren wie etwa Damascene, Dual-Damascene, Beschichtung, Abscheidung und dergleichen oder Kombinationen davon hergestellt werden. In einigen Ausführungsformen werden die leitfähigen Leiterbahnen 162 ausgebildet, indem zunächst die Dielektrikumsschicht 160 abgeschieden wird und die Dielektrikumsschicht 162 derart strukturiert wird, dass sie Öffnungen ausbildet (z.B. mittels eines geeigneten Fotolithografie- und Ätzprozesses), und die Öffnungen in der Dielektrikumsschicht 160 mit einer Sperrschicht und einer leitfähigen Schicht gefüllt werden. Die Sperrschicht der leitfähigen Leiterbahnen 162 kann aus einer oder mehreren Schichten aus Titan, Titannitrid, Tantal, Tantalnitrid, Wolframnitrid, Ruthenium, Rhodium, Platin, anderen Edelmetallen, anderen hochschmelzenden Metallen, deren Nitriden, Kombinationen davon oder dergleichen ausgebildet sein. Die leitfähige Schicht der leitfähigen Leiterbahnen 162 kann aus einem Metall wie Kupfer, Aluminium, Kobalt, deren Legierungen und dergleichen oder Kombinationen davon bestehen. Die Sperrschicht bzw. die leitfähige Schicht der leitfähigen Leiterbahnen 162 kann durch einen geeigneten Prozess wie etwa CVD, PVD, ALD, Beschichtung oder dergleichen ausgebildet werden.
  • Obwohl in den Figuren nicht dargestellt, sind in einigen Ausführungsformen einige der leitfähigen Leiterbahnen 162 auch physisch und elektrisch mit den Source-Kontaktsteckern 154 in den Routingregionen 100R und 100R' verbunden, um einen vertikalen Leitungsweg auszubilden, das elektrische Verbindungen zwischen dem BEOL-Abschnitt 100B und dem rückseitigen BEOL-Abschnitt 100BB bereitstellt (siehe z.B. 24). In einigen Ausführungsformen werden, wenn sich eine oder mehrere Dielektrikumsschichten (z. B. Dielektrikumsschicht 156, in 16 nicht dargestellt) zwischen den Dielektrikumsschichten 160 und den Source-Kontaktsteckern 154 befinden, die ein oder mehreren Dielektrikumsschichten strukturiert, um die vergrabenen Source-Kontakte 154 innerhalb der Routingregionen 100R und 100R' freizulegen, während die leitfähigen Leiterbahnen 162 hergestellt werden. In einigen Ausführungsformen werden die leitfähigen Leiterbahnen 162 in der Zellenregion 100M und die leitfähigen Leiterbahnen 162 in den Routingregionen 100R und 100R' durch separate Damascene-Prozesse ausgebildet. Beispielsweise können die leitfähigen Leiterbahnen 162 in der Zellenregion 100M durch einen einfachen Damascene-Prozess und die leitfähigen Leiterbahnen 162 in den Routingregionen durch einen Dual-Damascene-Prozess ausgebildet werden.
  • Es wird nun Bezug genommen auf 17; in einer Dielektrikumsschicht 168 werden eine oder mehrere Ebenen von Durchkontaktierungen 164 und leitfähigen Leiterbahnen 166 ausgebildet, um eine elektrische Verbindung zu den leitfähigen Leiterbahnen 162 herzustellen. In einigen Ausführungsformen wird die Dielektrikumsschicht 168 zuerst über den leitfähigen Leiterbahnen 162 und der Dielektrikumsschicht 160 ausgebildet. Die Dielektrikumsschicht 168 kann aus einem ähnlichen Material ausgebildet werden wie oben für die Dielektrikumsschicht 160 beschrieben und kann mit ähnlichen Verfahren ausgebildet werden. In der Dielektrikumsschicht 168 können Öffnungen ausgebildet werden, um die leitfähigen Leiterbahnen 162 freizulegen, wozu geeignete Fotolithografie- und Ätzprozesse verwendet werden. Leitfähiges Material kann die Öffnungen ausfüllen, um die Durchkontaktierungen 164 und die leitfähigen Leiterbahnen 166 auszubilden. Ein Planarisierungsprozess kann verwendet werden, um überschüssiges leitfähiges Material zu entfernen. In einigen Ausführungsformen enthalten die Durchkontaktierungen 164 und die leitfähigen Leiterbahnen 166 ein ähnliches Material wie oben für die leitfähigen Leiterbahnen 162 beschrieben.
  • Es wird nun Bezug genommen auf 18; die unteren Elektroden 170 werden so ausgebildet, dass sie den anschließend ausgebildeten Speicherstapel 185 (siehe z.B. 19) mit den leitfähigen Leiterbahnen 166 elektrisch verbinden. Die unteren Elektroden 170 können innerhalb einer Dielektrikumsschicht 174 ausgebildet werden, die über der Dielektrikumsschicht 168 ausgebildet ist. Die Dielektrikumsschicht 174 kann aus einem ähnlichen Material ausgebildet werden wie oben für die Dielektrikumsschicht 160 beschrieben und kann mit ähnlichen Verfahren wie die Dielektrikumsschicht 160 abgeschieden werden.
  • In einigen Ausführungsformen werden die unteren Elektroden 170 aus mehreren Materialschichten ausgebildet. Das Material der unteren Elektroden 170 kann Cu, Al, Ti, Ta, W, Pt, Ni, Cr, Ru, Co, CoxFeyBzWw, Titannitrid (TiN), Tantalnitrid (TaN) und dergleichen, Kombinationen davon oder mehrere Schichten davon umfassen. Die unteren Elektroden 170 können beispielsweise eine Tantalnitridschicht und eine über der Tantalnitridschicht ausgebildete Titannitridschicht umfassen. Das Material der unteren Elektroden 170 kann mit einem oder mehreren geeigneten Verfahren wie CVD, ALD, PVD, Sputtern, Beschichtung und dergleichen oder Kombinationen davon abgeschieden werden.
  • In einigen Ausführungsformen werden die unteren Elektroden 170 ausgebildet, indem zunächst das Material der unteren Elektroden 170 als eine oder mehrere Deckschichten über der Dielektrikumsschicht 168 und den leitfähigen Leiterbahnen 166 abgeschieden wird. Das Material der unteren Elektroden 170 kann dann beispielsweise mit einem geeigneten Fotolithografie- und Ätzprozess strukturiert werden, um die unteren Elektroden 170 auszubilden. Die Dielektrikumsschicht 174 kann dann auf den unteren Elektroden 170 abgeschieden und ein Planarisierungsprozess durchgeführt werden, um die unteren Elektroden 170 freizulegen.
  • In einigen Ausführungsformen werden die unteren Elektroden 170 ausgebildet, indem zunächst die Dielektrikumsschicht 160 abgeschieden wird und die Dielektrikumsschicht 162 derart strukturiert wird, dass sie Öffnungen ausbildet (z.B. mittels eines geeigneten Fotolithografie- und Ätzprozesses), und dann die Öffnungen in der Dielektrikumsschicht 174 mit dem Material der unteren Elektroden 170 gefüllt werden. In einigen Ausführungsformen kann ein Planarisierungsprozess wie etwa ein CMP-Prozess oder ein Schleifprozess durchgeführt werden, um überschüssige Abschnitte des Materials der unteren Elektroden 170 zu entfernen.
  • Es wird nun Bezug genommen auf 19, in der die Ausbildung eines Speicherstapels 185 in der Zellenregion 100M gemäß einigen Ausführungsformen dargestellt ist. Der Speicherstapel 185 kann ein SOT-MRAM-Stapel 185 sein. Der SOT-MRAM-Stapel 185 weist mehrere Schichten auf, die die Magnetspeicherfunktionalität der Zellen 101 der Halbleitervorrichtung 100 bereitstellen. Zum Beispiel kann jede Zelle 101 in der Zellenregion 100M einen SOT-MRAM-Stapel 185 enthalten. In einigen Ausführungsformen wird der SOT-MRAM-Stapel 185 ausgebildet, indem mehrere Schichten als Deckschichten abgeschieden und die Schichten anschließend strukturiert werden, um den SOT-MRAM-Stapel 185 mit der gewünschten Form und Konfiguration auszubilden. In einigen Ausführungsformen umfassen die Schichten des SOT-MRAM-Stapels 185 eine Spin-Bahn-Drehmoment-Schicht (SOT-Schicht) 180, einen Magnetischer-Tunnelübergang-Stapel (MTJ-Stapel) 182 und eine obere Elektrode 184. Die SOT-Schicht 180, der MTJ-Stapel 182 und/oder die obere Elektrode 184 des SOT-MRAM-Stapels 185 können jeweils eine oder mehrere Schichten aus einem oder mehreren Materialien aufweisen.
  • Die Schichten des SOT-MRAM-Stapels 185 werden gemäß einigen Ausführungsformen als Deckschichten (siehe 26) abgeschieden. Die SOT-Schicht 180 kann zunächst über der Dielektrikumsschicht 172 und den unteren Elektroden 170 abgeschieden werden. Der MTJ-Stapel 182 kann dann über der SOT-Schicht 180 abgeschieden werden, und anschließend kann die obere Elektrode 184 über dem MTJ-Stapel 182 abgeschieden werden. Die SOT-Schicht 180, der MTJ-Stapel 182 und/oder die obere Elektrode 184 können mit einem oder mehreren geeigneten Abscheidungsverfahren abgeschieden werden, je nach dem abzuscheidenden Material. Die Abscheidungsverfahren können Verfahren wie CVD, PVD, ALD, Sputtern, Beschichtung und dergleichen oder eine Kombination davon umfassen.
  • Es wird Bezug genommen auf 26, in der die zum Ausbilden der SOT-Schicht 180, des MTJ-Stapels 182 und der oberen Elektrode 184 eines SOT-MRAM-Stapels 185 abgeschiedenen Schichten gemäß einigen Ausführungsformen dargestellt sind. Die in 26 beschriebenen Schichten des SOT-MRAM-Stapels 185 sind ein repräsentatives Beispiel, und SOT-MRAM-Stapel, SOT-Schichten, MTJ-Stapel oder obere Elektroden mit anderen Schichten, Materialien, Anordnungen, Zusammensetzungen oder Abmessungen werden im Schutzbereich der vorliegenden Offenbarung berücksichtigt.
  • In einigen Ausführungsformen wird zunächst die SOT-Schicht 180 abgeschieden und stellt elektrischen Kontakt mit den unteren Elektroden 170 her. Innerhalb einer Zelle 101 in der Speichervorrichtung der Halbleitervorrichtung 100 wirkt die SOT-Schicht 180 als Erzeuger eines spinpolarisierten Stroms. Indem ein Strom durch die SOT-Schicht 180 der Zelle 101 geleitet wird, werden spinpolarisierte Ströme in Querrichtungen erzeugt, und diese spinpolarisierten Ströme werden genutzt, um das magnetische Moment der darüber liegenden freien Schicht 182A des MTJ-Stapels 182 zu regeln. Durch das Ausbilden der SOT-Schicht 180 unterhalb des MTJ-Stapels 182 statt oberhalb des MTJ-Stapels 182 kann die Anzahl der Prozessschritte reduziert werden. So werden beispielsweise zusätzliche Prozessschritte zum Bilden einer Durchkontaktierung neben dem MTJ-Stapel 182, der mit der SOT-Schicht 180 verbunden wird, vermieden.
  • In einigen Ausführungsformen wird die SOT-Schicht 180 aus Schwermetall oder einer Metalllegierung, etwa W, Ta, Pt, AuPt, W3Ta, BixSey, BiSeTe, mehreren Schichten davon, Legierungen davon und dergleichen oder Kombinationen davon ausgebildet. Die Dicke der SOT-Schicht 180 kann zwischen etwa 1 nm und etwa 20 nm, beispielsweise etwa 5 nm, betragen. In einigen Fällen kann die Dicke der SOT-Schicht 180 für die Zusammensetzung oder andere Eigenschaften der SOT-Schicht 180 optimiert werden. Zum Beispiel kann die Verwendung einer dickeren SOT-Schicht 180 den erzeugten spinpolarisierten Strom erhöhen, aber Spindiffusion kann auch die Effizienz von dickeren SOT-Schichten 180 verringern. Das Ausmaß der Spindiffusion in einer SOT-Schicht 180 kann von der Spindiffusionslänge des Materials der SOT-Schicht 180 abhängen. Auf diese Weise kann die Dicke der SOT-Schicht 180 so gewählt werden, dass die Leistung der Zelle 101 für eine bestimmte Anwendung und ein bestimmtes Material, das für die SOT-Schicht 180 verwendet wird, maximiert wird.
  • In einigen Ausführungsformen wird dann der MTJ-Stapel 182 über der SOT-Schicht 180 ausgebildet, die eine freie Schicht 182A, eine Sperrschicht 182B, eine Referenzschicht 182C, eine Abstandsschicht 182D und eine synthetische antiferromagnetische Schicht (SAF-Schicht) 182E aufweist. Die freie Schicht 182A des MTJ-Stapels 182 kann über der SOT-Schicht 180 abgeschieden werden. Innerhalb des MTJ-Stapels 182 einer Zelle 101 wirkt die freie Schicht 182A als zustandserhaltende Schicht, und ihr magnetischer Zustand bestimmt den Zustand der Zelle 101. Beispielsweise ist das magnetische Moment der freien Schicht 182A regelbar (z. B. durch Regeln eines in der SOT-Schicht 180 fließenden Stroms), und durch diese Regelung des magnetischen Moments der freien Schicht 182A kann der Widerstand der Zelle 101 in einen hochohmigen oder niederohmigen Zustand versetzt werden. Ob sich die Zelle 101 in einem hochohmigen oder einem niederohmigen Zustand befindet, hängt von den relativen Orientierungen der Spinpolarisationen der freien Schicht 182A und der Referenzschicht 182C ab. Die freie Schicht 182A kann aus einem oder mehreren ferromagnetischen Materialien ausgebildet sein, etwa einer oder mehreren Schichten aus CoFe, NiFe, CoFeB, CoFeBW, Ru, Legierungen davon und dergleichen oder Kombinationen davon. Die freie Schicht 182A kann mehrere Schichten aus verschiedenen Materialien aufweisen, etwa eine Schicht aus Ru zwischen zwei Schichten aus CoFeB, obwohl auch andere Konfigurationen von Schichten oder Materialien verwendet werden können. In einigen Ausführungsformen umfasst das Material der freien Schicht 182A ein kristallines Material, das mit einer bestimmten kristallinen Orientierung, etwa einer (100)-Orientierung, abgeschieden wurde. Die Dicke der freien Schicht 182A kann zwischen etwa 0,4 nm und etwa 4 nm betragen. In einigen Ausführungsformen kann eine freie Schicht 182A mit einer magnetischen Anisotropie in der Ebene (In-Plane Magnetic Anisotropy, IMA) eine Dicke zwischen etwa 1,3 nm und etwa 4 nm haben, oder eine freie Schicht 182A mit einer magnetischen Anisotropie senkrecht zur Ebene (Perpendicular-to-Plane Magnetic Anisotropy, PMA) kann eine Dicke zwischen etwa 0,4 nm und etwa 1,3 nm haben. Eine geeignete Dicke der freien Schicht 182A kann durch die Zusammensetzung der freien Schicht 182A oder die magnetischen Eigenschaften der freien Schicht 182A bestimmt werden.
  • Die Sperrschicht 182B kann über der freien Schicht 182A abgeschieden werden. In einigen Ausführungsformen wird die Sperrschicht 182B aus einem oder mehreren Materialien wie etwa MgO, AlO, AlN und dergleichen oder Kombinationen davon ausgebildet. In einigen Ausführungsformen umfasst das Material der Sperrschicht 182B ein kristallines Material, das mit einer bestimmten kristallinen Orientierung, etwa einer (100)-Orientierung, abgeschieden wurde. Das Material der Sperrschicht 182B kann so abgeschieden werden, dass es dieselbe kristalline Orientierung hat wie die freie Schicht 182A. In einigen Ausführungsformen kann die Sperrschicht 182B eine Dicke zwischen etwa 0,6 nm und etwa 3 nm, beispielsweise etwa 1 nm, haben. In einigen Fällen kann das Regeln der Dicke der Sperrschicht 182B den Widerstand (RMTJ) des MTJ-Stapels 182 regeln. Zum Beispiel kann eine dickere Sperrschicht 182B den Widerstand des MTJ-Stapels 182 erhöhen. In einigen Ausführungsformen kann die Leistung einer Zelle 101 verbessert werden, indem der Widerstand RMTJ des MTJ-Stapels 182 so geregelt wird, dass er dem parasitären Widerstand der mit der Zelle 101 verbundenen Schaltung(en) entspricht. In einigen Fällen kann das Anpassen der Widerstände auf diese Weise die Bereiche von Betriebsbedingungen vergrößern, über die die Zelle 101 ausgelesen werden kann. Die Sperrschicht 182B kann etwa so dünn sein, dass die Elektronen durch die Sperrschicht 182B tunneln können.
  • Die Referenzschicht 182C kann über der Sperrschicht 182B abgeschieden werden. Die Referenzschicht 182C kann aus einem ferromagnetischen Material ausgebildet werden, etwa einer oder mehreren Schichten aus CoFe, NiFe, CoFeB, CoFeBW, Legierungen davon und dergleichen oder Kombinationen davon. In einigen Ausführungsformen umfasst das Material der Referenzschicht 182C ein kristallines Material, das mit einer bestimmten kristallinen Orientierung, etwa einer (100)-Orientierung, abgeschieden wurde. Das Material der Referenzschicht 182C kann so abgeschieden werden, dass es dieselbe kristalline Orientierung wie die Sperrschicht 182B hat. In einigen Ausführungsformen kann die Dicke der Referenzschicht 182C zwischen etwa 1 nm und etwa 1,3 nm betragen. In einigen Fällen kann das Regeln der Dicke der Referenzschicht 182C den Widerstand (RMTJ) des MTJ-Stapels 182 regeln. Zum Beispiel kann eine dickere Referenzschicht 182C den Widerstand des MTJ-Stapels 182 erhöhen. Die Dicke der Referenzschicht 182C kann auf diese Weise geregelt werden, um den Widerstand RMTJ des MTJ-Stapels 182 an den parasitären Widerstand der zugehörigen Schaltung anzupassen, wie weiter oben beschrieben.
  • Die Abstandsschicht 182D kann über der Referenzschicht 182C abgeschieden werden. In einigen Ausführungsformen wird die Abstandsschicht 182D aus einem Material wie etwa W, Mo und dergleichen oder Kombinationen davon ausgebildet. In einigen Ausführungsformen kann die Abstandsschicht 182D eine Dicke zwischen etwa 2 Å und etwa 1 nm haben. In einigen Ausführungsformen kann eine dickere Abstandsschicht 182D verwendet werden, um die Auswirkungen einer Kristallgitter-Fehlanpassung auf die Referenzschicht 182C oder die freie Schicht 182A von darüber liegenden Schichten zu reduzieren. Die Abstandsschicht 182D kann etwa so dünn sein, dass Elektronen durch die Abstandsschicht 182D tunneln können.
  • Die synthetische, antiferromagnetische Schicht (SAF-Schicht) 182E kann über der Abstandsschicht 182D ausgebildet werden. Die SAF-Schicht 182E wird verwendet, um die Spinpolarisationsrichtung der Referenzschicht 182C in einer festen Richtung zu fixieren (pinnen). Durch Pinnen der Spinpolarisationsrichtung der Referenzschicht 182C kann die Zelle 101 zwischen einem niederohmigen und einem hochohmigen Zustand umgeschaltet werden, indem die Spinpolarisationsrichtung der freien Schicht 182A relativ zur Referenzschicht 182C geändert wird.
  • In einigen Ausführungsformen kann die SAF-Schicht 182E mehrere Schichten aus verschiedenen Materialien enthalten. Beispielsweise kann die SAF-Schicht 182E einen Stapel von einer oder mehreren ferromagnetischen Schichten und einer oder mehreren nichtmagnetischen Schichten umfassen. Die SAF-Schicht 182E kann beispielsweise aus einer nichtmagnetischen Schicht, die zwischen zwei ferromagnetischen Schichten liegt, oder aus einem Stapel von abwechselnd nichtmagnetischen und ferromagnetischen Schichten ausgebildet sein. Die ferromagnetischen Schichten können aus einem Material wie etwa Co, Fe, Ni, CoFe, NiFe, CoFeB, CoFeBW, Legierungen davon und dergleichen oder Kombinationen davon ausgebildet sein. Die nichtmagnetischen Schichten können aus einem Material wie etwa Cu, Ru, Ir, Pt, W, Ta, Mg und dergleichen oder Kombinationen davon ausgebildet sein. In einigen Ausführungsformen kann/können die ferromagnetischen(n) Schicht(en) der SAF-Schicht 182E eine Dicke zwischen etwa 1 nm und etwa 3 nm haben. In einigen Ausführungsformen kann eine dickere SAF-Schicht 182E stärkere antiferromagnetische Eigenschaften haben oder robuster gegen äußere Magnetfelder oder thermische Fluktuation sein. In einigen Ausführungsformen kann/können die magnetische(n) Schicht(en) der SAF-Schicht 182E eine Dicke zwischen etwa 2 Å und etwa 1 nm haben. Beispielsweise kann die SAF-Schicht 182E eine Ru-Schicht mit einer Dicke von etwa 0,4 nm oder etwa 0,85 nm enthalten, obwohl auch andere Schichten oder Dicken möglich sind. In einigen Ausführungsformen umfassen eine oder mehrere Schichten der SAF-Schicht 182E ein kristallines Material, das mit einer bestimmten kristallinen Orientierung, etwa einer (111)-Orientierung, abgeschieden wurde.
  • Die obere Elektrode 184 kann eine oder mehrere Schichten aufweisen, die über dem MTJ-Stapel 182 abgeschieden wurden, um den MTJ-Stapel 182 zu schützen und eine elektrische Verbindung zur Oberseite des MTJ-Stapels 182 herzustellen. Beispielsweise kann die obere Elektrode 184 eine oder mehrere Schichten aufweisen, die über der SAF-Schicht 182E des MTJ-Stapels 182 abgeschieden wurden, wie in 26 gezeigt. Die obere Elektrode 184 kann eine oder mehrere Schichten aus Materialien wie etwa Cu, Al, Ti, Ta, W, Pt, Ni, Cr, Ru, Co, Zr, Titannitrid (TiN), Tantalnitrid (TaN) und dergleichen, Kombinationen davon oder mehrere Schichten davon aufweisen. Beispielsweise kann die obere Elektrode 184 eine Ru-Schicht 184A und eine über der Ru-Schicht ausgebildete Ta-Schicht 184B aufweisen. In einigen Ausführungsformen kann die obere Elektrode 182B eine Dicke zwischen etwa 1 nm und etwa 5 nm, beispielsweise etwa 4 nm, haben. Beispielsweise kann die obere Elektrode 184 eine Ru-Schicht mit einer Dicke von etwa 2 nm und eine über der Ru-Schicht ausgebildete Ta-Schicht mit einer Dicke von 2 nm aufweisen. In anderen Ausführungsformen kann die obere Elektrode 184 andere Schichten und/oder Schichten anderer Dicke als in diesem Beispiel aufweisen. In einigen Fällen kann die obere Elektrode 184 als „Deckschicht“ betrachtet werden, oder eine oder mehrere Schichten innerhalb der oberen Elektrode 184 können als „Deckschichten“ betrachtet werden.
  • In einigen Ausführungsformen wird, nachdem die SOT-Schicht 180, der MJT-Stapel 182 und die obere Elektrode 184 abgeschieden sind, ein erster Strukturierungsprozess durchgeführt, um die SOT-Schicht 180, den MJT-Stapel 182 und die obere Elektrode 184 in eine erste Form zu strukturieren. Der erste Strukturierungsprozess kann einen geeigneten Fotolithografie- und Ätzprozess umfassen. In einigen Ausführungsformen definiert die durch den ersten Strukturierungsprozess in die SOT-Schicht 180 geätzte Struktur die Form, Größe oder seitlichen Abmessungen der SOT-Schicht 180 jeder Zelle 101. Beispielsweise kann jede Zelle 101 eine SOT-Schicht 180 mit einer Länge zwischen etwa 50 nm und etwa 500 nm und einer Breite zwischen etwa 10 nm und etwa 100 nm enthalten. In einigen Ausführungsformen kann die SOT-Schicht 180 eine Fläche zwischen etwa 500 nm2 und etwa 50000 nm2 aufweisen.
  • Anschließend wird ein zweiter Strukturierungsprozess durchgeführt, um den MTJ-Stapel 182 und die obere Elektrode 184 zu strukturieren, wodurch der SOT-MRAM-Stapel 185 ausgebildet wird. Der zweite Strukturierungsprozess kann einen geeigneten Fotolithografie- und Ätzprozess umfassen. In einigen Ausführungsformen wird die SOT-Schicht 180 als Ätzstoppschicht verwendet. Auf diese Weise formt der zweite Strukturierungsprozess den MTJ-Stapel 182 und die obere Elektrode 184 so um, dass sie die gewünschte Form und Größe über der SOT-Schicht 180 haben. Wie in 19 gezeigt, ätzt der zweite Strukturierungsprozess den MTJ-Stapel 182 und die obere Elektrode 184 derart, dass der MTJ-Stapel 182 und die obere Elektrode 184 eine kleinere seitliche Fläche haben als die SOT-Schicht 180. Die resultierende Form des MTJ-Stapels 182 und der oberen Elektrode 184 kann eine annähernd kreisförmige Form haben oder kann eine längliche Form, etwa eine elliptische Form, eine abgerundete Rechteckform oder dergleichen, haben.
  • Es wird nun Bezug genommen auf 20; nach der Ausbildung des SOT-MRAM-Stapels 185 werden Durchkontaktierungen 188 und leitfähige Leiterbahnen 190 in der Dielektrikumsschicht 186 und der Dielektrikumsschicht 168 in den Routingregionen 100R bzw. 100R' ausgebildet, um eine elektrische Verbindung mit den leitfähigen Leiterbahnen 166 herzustellen und den vertikalen Leitungsweg in den Routingregionen 100R bzw. 100R' herzustellen. In einigen Ausführungsformen werden die Durchkontaktierungen 188 und die leitfähigen Leiterbahnen 190 durch einen Dual-Damascene-Prozess ausgebildet. Die leitfähigen Leiterbahnen und die Durchkontaktierungen 188 können aus einem ähnlichen Material ausgebildet werden wie oben für die leitfähigen Leiterbahnen 162 beschrieben.
  • In 21 sind gemäß einigen Ausführungsformen Durchkontaktierungen 192 und leitfähige Leiterbahnen 194 in einer Dielektrikumsschicht 196 ausgebildet, um eine elektrische Verbindung zu den oberen Elektroden 184 in der Zellenregion 100M herzustellen und eine elektrische Verbindung zu den leitfähigen Leiterbahnen 190 in den Routingregionen 100R und/oder 100R' herzustellen. In einigen Ausführungsformen kann die Dielektrikumsschicht 196 eine oder mehrere Schichten aufweisen. Die Dielektrikumsschicht 196 kann aus einem ähnlichen Material ausgebildet werden wie oben für die Dielektrikumsschicht 160 beschrieben und kann mit ähnlichen Verfahren ausgebildet werden. Die Durchkontaktierungen 194 und die leitfähigen Leiterbahnen 196 können aus einem ähnlichen Material wie oben für die Durchkontaktierungen 164 und die leitfähigen Leiterbahnen 166 beschrieben und mit ähnlichen Verfahren ausgebildet werden. In einigen Ausführungsformen werden einige der leitfähigen Leiterbahnen 196 in den Zellenregionen 100M als Lesebitleitungen (Read Bit Lines, „RBL“) für jede Zelle 101 der Speichervorrichtung der Halbleitervorrichtung 100 verwendet.
  • Gemäß einigen Ausführungsformen können eine oder mehrere Gruppen von Durchkontaktierungen und leitfähigen Leiterbahnen (in den Figuren nicht dargestellt) über den leitfähigen Leiterbahnen 196 und den Dielektrikumsschichten 196 ausgebildet werden. Die zusätzlichen Gruppen von Durchkontaktierungen und leitfähigen Leiterbahnen können in ähnlicher Weise ausgebildet werden wie die Durchkontaktierungen 164 und leitfähigen Leiterbahnen 166. In einigen Ausführungsformen werden auch Bondinseln und Kontaktierhügel (in der Figur nicht dargestellt) ebenfalls über den zusätzlichen Gruppen von Durchkontaktierungen und leitfähigen Leiterbahnen ausgebildet, um den BEOL-Abschnitt 100B zu vervollständigen.
  • Es wird nun Bezug genommen auf 22; im Substrat 102 sind Substrat-Durchkontaktierungen 198 ausgebildet und physisch und elektrisch mit den vergrabenen Kontakten 112B verbunden. In einigen Ausführungsformen sind die Substrat-Durchkontaktierungen 198 physisch und elektrisch mit den vergrabenen Kontakten 112A verbunden, die unter der Gate-Elektrode 150 liegen (siehe z. B. 25). Die Durchkontaktierungen (manchmal auch als Silizium-Durchkontaktierungen oder Substrat-Durchkontaktierungen bezeichnet) 198 können durch einen Bohrprozess, etwa einen Laserbohrprozess oder einen mechanischen Bohrprozess, von der zweiten Seite 102B des Substrats 102 ausgebildet werden. Der Bohrprozess bildet Durchgangslöcher, die die vergrabenen Kontakte 112A und 112B freilegen. Anschließend wird in die Durchgangslöcher ein leitfähiges Material eingefüllt. Überschüssiges leitfähiges Material auf der zweiten Seite 102B des Substrats 102 wird durch einen Planarisierungsprozess wie etwa CMP oder einen Schleifprozess entfernt. Da die vergrabenen Kontakte 112A und 112B einen Boden haben, der niedriger ist als der Boden der Vorsprünge 104 und die erste Seite 102A des Substrats 102, wird die Toleranz bei der Ausbildung der Substrat-Durchkontaktierungen 198 erhöht, was verhindern kann, dass über der ersten Seite 102A des Substrats 102 ausgebildete Merkmale während der Ausbildung der Substrat-Durchkontaktierungen 198 beschädigt werden. In einigen Ausführungsformen können die Substrat-Durchkontaktierungen 198 aus einem ähnlichen Material ausgebildet werden wie oben für die Durchkontaktierungen 164 beschrieben. In einigen Ausführungsformen können die vergrabenen Kontakte 112A und 112B einen Abschnitt aufweisen, der in die Substrat-Durchkontaktierungen 198 vorspringt.
  • Es wird nun Bezug genommen auf 23; eine oder mehrere Ebenen von rückseitigen leitfähigen Leiterbahnen werden ausgebildet. Beispielsweise werden, wie in 23 dargestellt, zwei Ebenen leitfähiger Leiterbahnen 200 und 216 ausgebildet. Leitfähige Leiterbahnen 202 werden in einer Dielektrikumsschicht 200 ausgebildet. Durchkontaktierungen 214 und leitfähige Leiterbahnen 216 werden in einer Dielektrikumsschicht 210 ausgebildet. In einigen Ausführungsformen sind wenigstens einige der leitfähigen Leiterbahnen 202 und/oder wenigstens einige der leitfähigen Leiterbahnen 216 über die Substrat-Durchkontaktierungen 198 elektrisch mit den vergrabenen Kontakten 112B verbunden sind. Indem eine elektrische Verbindung mit den vergrabenen Kontakten 112B und Source-Elementen 130S der Transistoren 130 hergestellt wird, fungieren gemäß einigen Ausführungsformen wenigstens ein Abschnitt der leitfähigen Leiterbahnen 200 und/oder wenigstens ein Abschnitt der leitfähigen Leiterbahnen 216 als Source-Leitungen, die dafür ausgelegt sind, den SOT-MRAM-Stapel 185 zu betreiben. Es wird Bezug genommen auf 24; wenigstens einige der leitfähigen Leiterbahnen 202 und/oder wenigstens einige der leitfähigen Leiterbahnen 216 sind über die Substrat-Durchkontaktierungen 198 elektrisch mit den unter der Gate-Struktur 150 liegenden vergrabenen Kontakten 112A verbunden. Indem eine elektrische Verbindung mit den vergrabenen Kontakten 112A und der Gate-Struktur 150 der Transistoren 130 hergestellt wird, fungieren gemäß einigen Ausführungsformen wenigstens ein Abschnitt der leitfähigen Leiterbahnen 22 und/oder wenigstens ein Abschnitt der leitfähigen Leiterbahnen 216 als Wortleitungen, die dafür ausgelegt sind, den SOT-MRAM-Stapel 185 zu betreiben. In einigen Ausführungsformen fungiert wenigstens ein Abschnitt der rückseitigen leitfähigen Leiterbahnen 202 als die Source-Leitungen, die dafür ausgelegt sind, den SOT-MRAM-Stapel 185 zu betreiben, und fungiert wenigstens ein Abschnitt der rückseitigen leitfähigen Leiterbahnen 216 als die Wortleitungen, die dafür ausgelegt sind, den SOT-MRAM-Stapel 185 zu betreiben, oder umgekehrt. Obwohl 23 nur (Abschnitte der) Zellenregion 100M und Routingregionen 100R' zeigt, weiß der Fachmann auf diesem Gebiet der Technik, dass die rückseitigen leitfähigen Leiterbahnen 202 und 216 nicht darauf beschränkt sind, in den oben beschriebenen Regionen angeordnet zu sein. Zum Beispiel kann die rückseitige BEOL 100BB ähnliche Bereiche wie der FEOL-Abschnitt 100B und der BEOL-Abschnitt 100B belegen. In einigen Ausführungsformen können die rückseitigen leitfähigen Leiterbahnen 202 und 216 in oder über anderen Regionen, etwa Logikregionen oder anderen Routingregionen, wie der Routingregion 100R, angeordnet sein.
  • In einigen Ausführungsformen ist die Anordnung der Source-Elemente und der Drain-Elemente nicht auf die in der Zellenregion 100M dargestellte Anordnung der Source-/Drain-Elemente beschränkt. Gemäß einigen Ausführungsformen sind die vergrabenen Kontakte 112B nicht darauf beschränkt, mit den Source-Elementen 130S von Transistoren 130 verbunden zu sein. Beispielsweise können die vergrabenen Kontakte 112B neben Source-Elementen, Drain-Elementen oder einer Kombination davon in den Routingregionen 100R, 100R' oder anderen Regionen der Halbleitervorrichtung 100 ausgebildet sein. Anders ausgedrückt können in alternativen Ausführungsformen vergrabene Kontakte 112B verwendet werden, um elektrische Verbindungen zu Drain-Elementen 130D herzustellen, und Kontaktstecker 154 können verwendet werden, um elektrische Verbindungen zu Source-Elementen 130S herzustellen. In noch anderen Ausführungsformen können vergrabene Kontakte verwendet werden, um sowohl die Source-Elemente 130S als auch die Drain-Elemente 130D zu verbinden, und Kontaktstecker können verwendet werden, um eine elektrische Verbindung mit anderen Source-Elementen 130S und Drain-Elementen 130D herzustellen.
  • Es wird nun Bezug genommen auf 24; eine Passivierungsschicht wird über der Dielektrikumsschicht 210 und den leitfähigen Leiterbahnen 216 ausgebildet, um die rückseitigen, leitfähigen Leiterbahnen gegen Beschädigungen durch Feuchtigkeit zu schützen. Die Passivierungsschicht 220 kann Siliziumnitrid, Siliziumoxynitrid, Aluminiumoxid, Aluminiumnitrid oder eine Kombination davon enthalten. Die Passivierungsschicht 220 kann durch CVD, PVD oder durch Aufschleudern ausgebildet werden.
  • 27 bis 29 zeigen Zwischenstufen der Ausbildung der Halbleitervorrichtung 200 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung in Querschnitts- und Draufsicht. In 27 und 28 (27 entspricht dem in 28 mit C-C beschrifteten Abschnitt) ist eine Halbleitervorrichtung 200 dargestellt. Die Halbleitervorrichtung 200 entspricht der Halbleitervorrichtung 100, mit dem Unterschied, dass nur ein Abschnitt der Source-Leitungen im rückseitigen BEOL-Abschnitt 100BB angeordnet ist und einige der leitfähigen Leiterbahnen 162 (mit „162SL“ beschriftet) als Source-Leitungen fungieren, die dafür ausgelegt sind, den SOT-MRAM-Stack 185 zu betreiben. In der Halbleitervorrichtung 200 können Wortleitungen, die dafür ausgelegt sind, den SOT-MRAM-Stack 185 zu betreiben, im BEOL-Abschnitt 100B, im rückseitigen Abschnitt 100BB oder einer Kombination davon angeordnet sein. Es wird beispielsweise Bezug genommen auf 29 (entspricht dem in 28 mit D-D beschrifteten Abschnitt); ein Teil der Gate-Struktur 150 (mit „150WL“ beschriftet) fungiert als Teil der Wortleitungen, die dafür ausgelegt sind, den SOT-MRAM-Stapel 185 zu betreiben, und mit den leitfähigen Leiterbahnen 162 durch Durchkontaktierungen 250 elektrisch verbunden sind, und die Wortleitungen (z.B. leitfähige Leiterbahnen 202 oder leitfähige Leiterbahn 216), die dafür ausgelegt sind, den SOT-MRAM-Stapel 185 zu betreiben, sind durch vergrabene Kontakte 112A und Substrat-Durchkontaktierungen 198 zu leitfähigen Leiterbahnen 202 und/oder 216 im rückseitigen BEOL-Abschnitt 100BB verlängert. In 30 ist eine Halbleitervorrichtung 300 dargestellt. Die Halbleitervorrichtung 300 entspricht der Halbleitervorrichtung 100 bzw. 200, mit dem Unterschied, dass der SOT-MRAM-Stapel 385 im rückseitigen BEOL-Abschnitt 100BB angeordnet ist. Der SOT-MRAM-Stapel 385 kann mit der Source-Region 130S der Transistoren 130 über die leitfähigen Leiterbahnen 202, Substrat-Durchkontaktierungen 198, vergrabenen Kontakte 112B und vergrabenen Kontaktstecker 154 elektrisch verbunden sein. Der SOT-MRAM-Stapel 385 kann mit der Gate-Struktur 130S der Transistoren 130 über die leitfähigen Leiterbahnen 202, Substrat-Durchkontaktierungen 198 und vergrabenen Kontakte 112A elektrisch verbunden sein. In einigen Ausführungsformen ist der SOT-MRAM-Stapel 385 mit den Drain-Elementen 130D der Transistoren 130 durch den vertikalen Leitungsweg in den Routingregionen 100R' und leitfähige Leiterbahnen 162 elektrisch verbunden. Alternativ kann der SOT-MRAM-Stapel 385 mit den Drain-Elementen 130D der Transistoren 130 durch vergrabene Kontakte, die neben den Drain-Elementen liegen und die elektrische Verbindung zu den Drain-Regionen auf ähnliche Weise wie zu den Source-Regionen herstellen, elektrisch verbunden sein.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Beispielsweise stellt die Halbleitervorrichtung 100, 200 oder 300 der vorliegenden Offenbarung leitfähige Leiterbahnen (d.h. eine Verbindungsstruktur der BEOL) bereit, die über beide Seiten des Substrats ausgebildet sind, was eine größere Flexibilität bei Leitungswegdesigns bietet. In einigen Fällen, wenn der Abstand der Drain-Kontaktstecker zu klein ist, können Entwickler oder Hersteller von Vorrichtungen vor Problemen stehen, die leitfähigen Leiterbahnen anzuordnen, die verwendet werden, um die darunter liegenden Drain-Kontaktstecker elektrisch zu verbinden, weil in der ersten Ebene der BEOL der meiste Platz von den leitfähigen Leiterbahnen eingenommen wird, die als Source-Leitungen der Speichervorrichtung dienen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung würde durch das Verschieben wenigstens eines Abschnitts der Source-Leitungen Platz geschaffen, um die leitfähigen Leiterbahnen, die zum elektrischen Verbinden der darunter liegenden Drain-Stecker dienen, anzuordnen. So können beispielsweise benachbarte Säulen der leitfähigen Leiterbahnen (z. B. leitfähige Leiterbahnen 162) teilweise oder vollständig in einer Richtung der Säulen versetzt sein. Alternativ können sich benachbarte Säulen der leitfähigen Leiterbahnen (z. B. leitfähige Leiterbahnen 162) in einer Richtung senkrecht zur Richtung der Säulen teilweise überlappen. Darüber hinaus bietet die rückseitige BEOL gemäß einigen Ausführungsformen der vorliegenden Offenbarung zusätzlichen Platz zur Integration weiterer eingebetteter Vorrichtungen.
  • In einer Ausführungsform weist eine Vorrichtung auf: ein Substrat mit einer ersten Seite und einer zweiten Seite; und eine Speichervorrichtung, die aufweist: einen Transistor, der über der ersten Seite des Substrats angeordnet ist, wobei der Transistor ein Gate sowie ein Source-Element und ein Drain-Element, die das Gate zwischen sich einschließen, aufweist; erste leitfähige Leiterbahnen, die über dem Transistor angeordnet sind; einen Speicherstapel, der über den ersten leitfähigen Leiterbahnen angeordnet ist; und zweite leitfähige Leiterbahnen, die über der zweiten Seite des Substrats angeordnet sind, wobei wenigstens eine der zweiten leitfähigen Leiterbahnen eine Source-Leitung oder eine Wortleitung der Speichervorrichtung ist.
  • In einer Ausführungsform weist eine Vorrichtung auf: ein Substrat mit einer ersten Seite und einer zweiten Seite; einen ersten Transistor, wobei der erste Transistor ein erstes Gate über einem ersten Vorsprung sowie eine erste Source-Region und eine erste Drain-Region umfasst, die den ersten Vorsprung zwischen sich einschließen; einen ersten vergrabenen Kontakt, der neben dem ersten Vorsprung angeordnet ist und wenigstens einen Abschnitt aufweist, der sich in das Substrat hinein erstreckt, wobei der erste vergrabene Kontakt elektrisch mit der ersten Source-Region oder dem ersten Gate verbunden ist; einen ersten Kontaktstecker, der über der ersten Drain-Region angeordnet ist; erste leitfähige Leiterbahnen, die über dem ersten Kontaktstecker angeordnet sind und durch den ersten Kontaktstecker elektrisch mit der ersten Drain-Region verbunden sind; eine erste Durchkontaktierung, die das Substrat durchdringt und mit dem ersten vergrabenen Kontakt verbunden ist; und zweite leitfähige Leiterbahnen, die über der zweiten Seite des Substrats angeordnet sind und elektrisch mit der ersten Durchkontaktierung verbunden sind.
  • In einer Ausführungsform weist eine Vorrichtung auf: ein Substrat mit einer ersten Seite und einer zweiten Seite; und eine Speichervorrichtung, die aufweist: einen Transistor, der über der ersten Seite des Substrats angeordnet ist, wobei der Transistor ein Gate sowie ein Source-Element und ein Drain-Element, die das Gate zwischen sich einschließen, aufweist; erste leitfähige Leiterbahnen, die über dem Transistor angeordnet sind; einen Speicherstapel, der über den ersten leitfähigen Leiterbahnen angeordnet ist; und zweite leitfähige Leiterbahnen, die über der zweiten Seite des Substrats angeordnet sind, wobei wenigstens eine der zweiten leitfähigen Leiterbahnen eine Source-Leitung oder eine Wortleitung der Speichervorrichtung ist.
  • In einer Ausführungsform umfasst ein Verfahren: Ausbilden eines Vorsprungs über einer Seite eines Substrats; Ausbilden eines vergrabenen Kontakts neben dem Vorsprung, wobei der vergrabene Kontakt einen Abschnitt aufweist, der sich in das Substrat hinein erstreckt; Ausbilden eines Gates, das den Vorsprung umgibt; Ausbilden von epitaktischen Elementen, die Vorsprünge zwischen sich einschließen, wobei das Gate oder die epitaktischen Elemente elektrisch mit dem vergrabenen Kontakt verbunden sind; Ausbilden erster leitfähiger Leiterbahnen über dem Gate und den epitaktischen Elementen; Ausbilden einer Durchkontaktierung, die das Substrat durchdringt und mit dem vergrabenen Kontakt verbunden ist; und Ausbilden zweiter leitfähiger Leiterbahnen über einer anderen Seite des Substrats, wobei die zweiten leitfähigen Leiterbahnen elektrisch mit der Durchkontaktierung verbunden sind.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass Fachleute auf diesem Gebiet der Technik die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf diesem Gebiet der Technik sollten erkennen, dass sie die vorliegende Offenbarung ohne weiteres als Grundlage für die Ausgestaltung oder Modifikation anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder zum Erzielen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf diesem Gebiet der Technik sollten außerdem erkennen, dass derartige gleichwertige Konstruktionen nicht vom Wesen und Schutzbereich der vorliegenden Offenbarung abweichen und dass sie verschiedene Veränderungen, Ersetzungen und Modifikationen vornehmen können, ohne vom Wesen und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 63/045285 [0001]

Claims (20)

  1. Vorrichtung, umfassend: ein Substrat mit einer ersten Seite und einer zweiten Seite; einen ersten Transistor, der auf der ersten Seite angeordnet ist, wobei der erste Transistor ein erstes Gate über einem ersten Vorsprung sowie ein erstes Source-Element und ein erstes Drain-Element auf jeweiligen Seiten des ersten Gates aufweist; einen ersten vergrabenen Kontakt, der benachbart zu dem ersten Vorsprung angeordnet ist und wenigstens einen Abschnitt aufweist, der sich in das Substrat hinein erstreckt, wobei der erste vergrabene Kontakt elektrisch mit dem ersten Source-Element oder dem ersten Gate verbunden ist; einen ersten Kontaktstecker, der über dem ersten Drain-Element angeordnet ist; erste leitfähige Leiterbahnen, die über dem ersten Kontaktstecker angeordnet sind und durch den ersten Kontaktstecker elektrisch mit dem ersten Drain-Element verbunden sind; eine erste Durchkontaktierung, die das Substrat durchdringt und mit dem ersten vergrabenen Kontakt verbunden ist; und zweite leitfähige Leiterbahnen, die über der zweiten Seite des Substrats angeordnet sind und elektrisch mit der ersten Durchkontaktierung verbunden sind.
  2. Vorrichtung nach Anspruch 1, ferner umfassend eine Speichervorrichtung, die einen über den ersten leitfähigen Leiterbahnen angeordneten Speicherstapel aufweist.
  3. Vorrichtung nach Anspruch 2, wobei wenigstens eine der zweiten leitfähigen Leiterbahnen eine Source-Leitung der Speichervorrichtung ist.
  4. Vorrichtung nach Anspruch 2 oder 3, wobei wenigstens eine der zweiten leitfähigen Leiterbahnen eine Wortleitung der Speichervorrichtung ist.
  5. Vorrichtung nach einem der Ansprüche 2 bis 4, wobei die Vorrichtung eine Zellenregion und eine Routingregion aufweist und der erste Transistor und der Speicherstapel in der Zellenregion angeordnet sind.
  6. Vorrichtung nach Anspruch 5, ferner umfassend: einen zweiten Transistor, der in der Routingregion angeordnet ist, wobei der zweite Transistor ein zweites Gate über einem zweiten Vorsprung sowie ein zweites Source-Element und ein zweites Drain-Element, die den zweiten Vorsprung zwischen sich einschließen, umfasst, wobei der zweite Transistor mit dem ersten Source-Element oder dem ersten Gate des ersten Transistors durch wenigstens die zweiten leitfähigen Leiterbahnen elektrisch verbunden ist.
  7. Vorrichtung nach Anspruch 6, ferner umfassend einen dritten Kontaktstecker, der über dem zweiten Source-Element oder dem zweiten Drain-Element angeordnet ist und das zweite Source-Element oder das zweite Drain-Element elektrisch mit den ersten leitfähigen Leiterbahnen verbindet.
  8. Vorrichtung nach Anspruch 6 oder 7, ferner umfassend: einen zweiten vergrabenen Kontakt, der benachbart zu dem zweiten Vorsprung angeordnet ist, wobei der zweite vergrabene Kontakt einen Abschnitt aufweist, der sich in das Substrat hinein erstreckt und elektrisch mit dem zweiten Gate oder dem zweiten Source-Element oder dem zweiten Drain-Element verbunden ist.
  9. Vorrichtung nach Anspruch 8, ferner umfassend einen vierten Kontaktstecker, der über dem zweiten Source-Element oder dem zweiten Drain-Element angeordnet ist, wenn der zweite vergrabene Kontakt elektrisch mit dem zweiten Source-Element oder dem zweiten Drain-Element verbunden ist, wobei der vierte Kontaktstecker das zweite Source-Element oder das zweite Drain-Element elektrisch mit dem zweiten vergrabenen Kontakt verbindet; und eine zweite Durchkontaktierung, die das Substrat durchdringt und mit dem zweiten vergrabenen Kontakt verbunden ist, wobei die zweite Durchkontaktierung elektrisch mit den zweiten leitfähigen Leiterbahnen verbunden ist.
  10. Vorrichtung nach einem der vorstehenden Ansprüche, wobei die ersten leitfähigen Leiterbahnen zwei benachbarte Säulen aufweisen, wobei die beiden benachbarten Säulen in einer Richtung entlang der Säulen teilweise oder vollständig zueinander versetzt sind.
  11. Vorrichtung nach einem der vorstehenden Ansprüche, wobei die ersten leitfähigen Leiterbahnen zwei benachbarte Säulen aufweisen, wobei sich die beiden benachbarten Säulen in einer Richtung senkrecht zu den Säulen teilweise überlappen.
  12. Vorrichtung nach einem der vorstehenden Ansprüche, ferner umfassend einen Speicherstapel, der über der zweiten Seite des Substrats angeordnet ist, wobei der Speicherstapel wenigstens durch den ersten vergrabenen Kontakt und die erste Durchkontaktierung elektrisch mit dem ersten Transistor verbunden ist.
  13. Vorrichtung, umfassend: ein Substrat mit einer ersten Seite und einer zweiten Seite; und eine Speicherzelle, umfassend: einen Transistor, der über der ersten Seite des Substrats angeordnet ist, wobei der Transistor ein Gate sowie ein Source-Element und ein Drain-Element, die das Gate zwischen sich einschließen, umfasst; erste leitfähige Leiterbahnen, die über dem Transistor angeordnet sind; einen Speicherstapel, der über den ersten leitfähigen Leiterbahnen angeordnet ist; und zweite leitfähige Leiterbahnen, die über der zweiten Seite des Substrats angeordnet sind, wobei wenigstens eine der zweiten leitfähigen Leiterbahnen eine Source-Leitung oder eine Wortleitung der Speichervorrichtung ist.
  14. Vorrichtung nach Anspruch 13, wobei der Speicherstapel eine Magnetischer-Tunnelübergang-Schicht und eine Spin-Bahn-Drehmoment-Schicht umfasst.
  15. Vorrichtung nach Anspruch 13 oder 14, wobei der Transistor einen Finnen-Feldeffekttransistor oder einen Gate-All-Around-Feldeffekttransistor umfasst.
  16. Vorrichtung nach einem der Ansprüche 13 bis 15, wobei das Gate eine Wortleitung der Speichervorrichtung ist.
  17. Vorrichtung nach einem der Ansprüche 13 bis 16, wobei wenigstens eine der ersten leitfähigen Leiterbahnen eine Source-Leitung der Speichervorrichtung ist.
  18. Verfahren, umfassend: Ausbilden eines Vorsprungs über einer Seite eines Substrats; Ausbilden eines vergrabenen Kontakts benachbart zu dem Vorsprung, wobei der vergrabene Kontakt einen Abschnitt aufweist, der sich in das Substrat hinein erstreckt; Ausbilden eines Gates, das den Vorsprung umgibt; Ausbilden eines epitaktischen Elements in einer Region des Vorsprungs, wobei das Gate oder das epitaktische Element elektrisch mit dem vergrabenen Kontakt verbunden ist; Ausbilden erster leitfähiger Leiterbahnen über dem Gate und den epitaktischen Elementen; Ausbilden einer Durchkontaktierung, die das Substrat durchdringt und mit dem vergrabenen Kontakt verbunden ist; und Ausbilden zweiter leitfähiger Leiterbahnen über einer anderen Seite des Substrats, wobei die zweiten leitfähigen Leiterbahnen elektrisch mit der Durchkontaktierung verbunden sind.
  19. Verfahren nach Anspruch 18, ferner umfassend ein Bilden eines Speicherstapels über den ersten leitfähigen Leiterbahnen.
  20. Verfahren nach Anspruch 19, wobei wenigstens eine der zweiten leitfähigen Leiterbahnen eine Source-Leitung oder eine Wortleitung ist, die dafür ausgelegt ist, den Speicherstapel zu betreiben.
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