DE102016114823A1

DE102016114823A1 - Halbleiter-Speicherbaustein und Verfahren zu dessen Erstellung

Info

Publication number: DE102016114823A1
Application number: DE102016114823.7A
Authority: DE
Inventors: Chern-Yow Hsu; Harry-Hak-Lay Chuang; Sheng-Haung Haung; Shih-Chang Liu
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2016-07-01
Filing date: 2016-08-10
Publication date: 2018-01-04
Also published as: TW201813072A; CN107565016A; US20180006085A1; US20180350874A1; US10032828B2; US10510803B2; US10950656B2; CN107565016B; TWI640090B; US20210202574A1; US20200119092A1

Abstract

Es wird ein Verfahren zur Herstellung eines Halbleiter-Speicherbausteins zur Verfügung gestellt. Das Verfahren weist die folgenden Schritte auf: Ätzen eines ersten Bereichs des Halbleiter-Speicherbausteins, um eine erste Deckschicht freizulegen; Herstellen einer zweiten Deckschicht auf der ersten Deckschicht; Ätzen eines Teils der ersten Deckschicht und eines Teils der zweiten Deckschicht, um einen ersten Graben herzustellen, der sich bis zu einer ersten Metallleitung erstreckt; und Herstellen einer zweiten Metallleitung in dem ersten Graben, um Kontakt zu der ersten Metallleitung herzustellen.

Description

Hintergrund der Erfindung
Halbleiter werden in integrierten Schaltkreisen für elektronische Anwendungen verwendet, unter anderem Rundfunk- und Fernsehgeräte, Mobiltelefone und Personal Computer. Eine Art der hinlänglich bekannten Halbleiter-Bauelemente sind Halbleiter-Speicherbausteine, wie etwa dynamische Direktzugriffsspeicher (DRAMs) oder Flash-Speicher, die beide Ladungen zum Speichern von Informationen verwenden.
Eine neuere Entwicklung bei Halbleiter-Speicherbausteinen ist die Spin-Elektronik, die die Halbleiter-Technologie und magnetische Materialien und Bauelemente vereint. Statt der Ladung der Elektronen wird die Spinpolarisierung von Elektronen verwendet, um den Zustand „1” oder „0” anzugeben. Ein solches spinelektronisches Bauelement ist ein Spin-Transfer-Torque(STT)-Bauelement mit magnetischem Tunnelkontakt (magnetic tunneling junction; MTJ).
Ein MTJ-Bauelement weist eine freie Schicht, eine Tunnelschicht und eine befestigte (pinned) Schicht auf. Die Magnetisierungsrichtung der freien Schicht kann durch Anlegen eines Stroms durch die Tunnelschicht umgekehrt werden, was dazu führt, dass die injizierten polarisierten Elektronen in der freien Schicht so genannte Spin-Torques auf die Magnetisierung der freien Schicht ausüben. Die befestigte Schicht hat eine feste Magnetisierungsrichtung. Wenn ein Strom in der Richtung von der freien Schicht zu der befestigten Schicht fließt, fließen Elektronen in einer umgekehrten Richtung, das heißt, von der befestigten Schicht zu der freien Schicht. Die Elektronen sind auf die gleiche Magnetisierungsrichtung wie die befestigte Schicht polarisiert, nachdem sie die befestigte Schicht durchlaufen haben. Sie fließen durch die Tunnelschicht und dann in die freie Schicht, wo sie sich ansammeln. Schließlich ist die Magnetisierung der freien Schicht parallel zu der der befestigten Schicht, und das MTJ-Bauelement ist in einem niederohmigen Zustand. Diese Elektroneninjektion, die von dem Strom verursacht wird, wird als Hauptinjektion bezeichnet.
Wenn ein Strom angelegt wird, der von der befestigten Schicht zu der freien Schicht fließt, fließen die Elektronen in der Richtung von der freien Schicht zu der befestigten Schicht. Die Elektronen, die die gleiche Polarisierung wie die Magnetisierungsrichtung der befestigten Schicht haben, können durch die Tunnelschicht und in die befestigte Schicht fließen. Im umgekehrten Fall werden Elektronen mit einer Polarisierung, die von der Magnetisierung der verfestigten Schicht verschieden ist, von der befestigten Schicht reflektiert (blockiert) und sie sammeln sich in der freien Schicht an. Schließlich wird die Magnetisierung der freien Schicht antiparallel zu der der befestigten Schicht, und das MTJ-Bauelement ist in einem hochohmigen Zustand. Diese Elektroneninjektion, die von dem Strom verursacht wird, wird als Nebeninjektion bezeichnet.
Kurze Beschreibung der Zeichnungen
Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
1 ist eine Schnittansicht eines Halbleiter-Speicherbausteins gemäß einigen Ausführungsformen der vorliegenden Erfindung.
Die 2 bis 19 sind Schnittansichten einer CMOS-MRAM-Struktur auf verschiedenen Herstellungsstufen, gemäß einigen Ausführungsformen der vorliegenden Erfindung.
Detaillierte Beschreibung
Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands zur Verfügung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
Nachstehend werden Ausführungsformen der vorliegenden Erfindung näher erörtert. Es dürfte jedoch wohlverstanden sein, dass die vorliegende Erfindung viele verwertbare Erfindungsgedanken bereitstellt, die in einer breiten Palette von speziellen Zusammenhängen ausgeführt werden können. Die hier erörterten speziellen Ausführungsformen sind nur erläuternd und beschränken nicht den Schutzumfang der Erfindung.
Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich”, „unter”, „untere(r)”/unteres”, „darüber befindlich”, „obere(r)”/oberes”, „linke(r/s)”, „rechte(r/s)” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Es dürfte klar sein, dass wenn ein Element als mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder dass sich Elemente dazwischen befinden können.
Ungeachtet dessen, dass die numerischen Bereiche und Parameter, die den breiten Schutzumfang der Erfindung angeben, Näherungswerte sind, sind die in den speziellen Beispielen genannten Zahlenwerte so genau wie möglich angegeben. Ein Zahlenwert enthält jedoch grundsätzlich bestimmte Fehler, die zwangsläufig aus der Standardabweichung resultieren, die sich in den jeweiligen Prüfmesswerten findet. Außerdem bedeutet der hier verwendete Begriff „etwa” im Allgemeinen innerhalb von 10%, 5%, 1% oder 0,5% eines gegebenen Werts oder Bereichs. Alternativ bedeutet der Begriff „etwa” innerhalb eines annehmbaren Standardfehlers des Mittelwerts, wenn er von einem Fachmann betrachtet wird. Anders als in den Arbeitsbeispielen, oder wenn nicht ausdrücklich anders angegeben, sollten alle numerischen Bereiche, Mengen, Werte und Prozentsätze, wie etwa für Materialmengen, Zeitdauern, Temperaturen, Betriebsbedingungen, Mengenverhältnisse und dergleichen, die hier angegeben sind, in allen Fällen als durch den Begriff „etwa” modifiziert aufgefasst werden. Daher sind, wenn nichts Gegenteiliges angegeben ist, die numerischen Parameter, die in der vorliegenden Erfindung und den beigefügten Ansprüchen angegeben sind, Näherungswerte, die bei Bedarf geändert werden können. Zumindest sollte jeder numerische Parameter in Anbetracht der Anzahl von angegebenen signifikanten Zahlen und durch Anwenden von normalen Rundungsverfahren interpretiert werden. Bereiche können hier so dargestellt sein, dass sie von einem Endpunkt bis zu einem anderen Endpunkt reichen oder zwischen zwei Endpunkten liegen. Alle hier genannten Bereiche schließen die Endpunkte ein, wenn nicht anders angegeben.
MRAM-Zellen, die in eine CMOS-Struktur eingebettet sind, sind kontinuierlich entwickelt worden. Ein Halbleiter-Speicherbaustein mit eingebetteten MRAM-Zellen weist einen MRAM-Zellen-Bereich und einen Logikbereich auf. Der MRAM-Zellen-Bereich kann eine Vielzahl von MRAM-Zellen aufweisen. Der Logikbereich kann eine Vielzahl von leitenden Leitungen oder Metallleitungen aufweisen. Die Vielzahl von leitenden Leitungen kann die Leitungsführung für die Vielzahl von MRAM-Zellen sein. Der Logikbereich und der MRAM-Zellen-Bereich können in verschiedenen Bereichen in dem Halbleiter-Speicherbaustein angeordnet sein. Der MRAM-Zellen-Bereich kann zum Beispiel in der Mitte des Halbleiter-Speicherbausteins angeordnet sein, während der Logikbereich an der Peripherie des Halbleiter-Speicherbausteins angeordnet sein kann. Dieses Beispiel soll jedoch nicht beschränkend sein. Weitere Anordnungen des MRAM-Zellen-Bereichs und des Logikbereichs liegen innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung.
In dem MRAM-Zellen-Bereich kann eine Transistorstruktur unter einer MRAM-Struktur angeordnet werden. Bei einigen Ausführungsformen wird eine MRAM-Zelle in eine Metallisierungsschicht eingebettet, die in einem Back-End-of-Line(BEOL)-Prozess hergestellt wird. Bei einigen Ausführungsformen werden Transistorstrukturen in dem MRAM-Zellen-Bereich und dem Logikbereich in dem gleichen Halbleitersubstrat angeordnet und in einem Front-End-of-Line(FEOL)-Prozess hergestellt und sind somit im Wesentlichen identisch. Die MRAM-Zelle kann an jeder Position in die Metallisierungsschicht eingebettet werden, zum Beispiel zwischen benachbarten Metallleitungsschichten, die parallel über das Halbleitersubstrat verlaufen. Die eingebettete MRAM-Zelle kann zum Beispiel zwischen einer 4. Metallleitungsschicht und einer 5. Metallleitungsschicht in dem MRAM-Zellen-Bereich angeordnet werden. In dem Logikbereich wird die 4. Metallleitungsschicht mit der 5. Metallleitungsschicht über eine 4. Metalldurchkontaktierung verbunden, die sich zwischen der 4. Metallleitungsschicht und der 5. Metallleitungsschicht befindet. Mit anderen Worten, unter Berücksichtigung des MRAM-Zellen-Bereichs und des Logikbereichs hat die eingebettete MRAM-Zelle eine Dicke zumindest eines Teils der 5. Metallleitungsschicht und der 4. Metalldurchkontaktierung. Die Nummer, die hier für die Metallleitungsschicht vorgesehen ist, ist beispielhaft und nicht beschränkend. Im Allgemeinen dürften Fachleute verstehen, dass die MRAM-Zelle zwischen einer N-ten Metallleitungsschicht und einer (N + 1)-ten Metallleitungsschicht angeordnet ist, wobei N eine Ganzzahl ist, die größer als oder gleich 1 ist.
Die eingebettete MRAM-Zelle umfasst eine magnetoresistive Zelle. Bei einigen Ausführungsformen ist die magnetoresistive Zelle ein magnetischer Tunnelkontakt (MTJ), der aus ferromagnetischen Materialien besteht. Der MTJ weist weiterhin eine untere Elektrode und eine obere Elektrode auf. Die untere Elektrode und die obere Elektrode sind mit dem MTJ für die Signal-/Vorspannungs-Übertragung elektrisch verbunden. In Anlehnung an das vorstehende Beispiel ist die untere Elektrode weiterhin mit der N-ten Metallleitungsschicht verbunden, während die obere Elektrode weiterhin mit der (N + 1)-ten Metallleitungsschicht verbunden ist. Wenn eine Vorspannung über eine kombinierte Struktur aus der (N + 1)-ten Metallleitungsschicht, der oberen Elektrode, dem MTJ, der unteren Elektrode und der N-ten Metallleitungsschicht angelegt wird, kann man den Reihenwiderstand R_S der kombinierten Struktur erhalten, wenn ein durch diese Struktur fließender Strom gemessen wird. Der Reihenwiderstand R_S in einer MRAM-Zelle muss verringert werden oder auf einem gewünschten Wert gehalten werden, der möglichst niedrig ist.
Auf Grund der nicht leitenden Schichten in der vorgenannten kombinierten Struktur ist jedoch ein hoher Reihenwiderstand R_S zu erwarten. Zum Beispiel kann sich eine Oxidschicht zwischen der oberen Elektrode und der (N + 1)-ten Metallleitungsschicht befinden. Die Entstehung der Oxidschicht kann auf die hohe Oxidationsgeschwindigkeit eines herkömmlichen Materials zurückzuführen sein, das für die obere Elektrode verwendet wird. Die obere Elektrode kann eine Deckschicht auf dem MTJ sein. Die Deckschicht kann ein nicht-ferromagnetisches Material oder ein Isolator sein. Solche Materialien sind unter anderem Silber (Ag), Gold (Au), Kupfer (Cu), Tantal (Ta), Tantalnitrid (TaN), Wolfram (W), Mangan (Mn), Platin (Pt), Palladium (Pd), Vanadium (V), Chrom (Cr), Niob (Nb), Molybdän (Mo), Technetium (Tc), Ruthenium (Ru), Iridium (Ir), Rhenium (Re), Osmium (Os), Aluminiumoxid (Al₂O₃), Magnesiumoxid (MgO), Tantaloxid (TaO), Rutheniumoxid (RuO) oder eine Kombination davon. Bei einigen Ausführungsformen wird häufig Ta für die obere Elektrode verwendet, da die Selektivität zwischen diesem Material (Ta) und einer Hartmaske relativ hoch ist. Eine Bombardierung nach der Abscheidung kann verwendet werden, um die Oxidschicht zu entfernen und den Reihenwiderstand R_S zu verringern. Auf Grund der gleichzeitigen Herstellung des MRAM-Zellen-Bereichs und des Logikbereichs kann die Bombardierung nach der Abscheidung zwar zum Entfernen der Oxidschicht in dem MRAM-Zellen-Bereich wirksam sein, aber sie kann die unbedeckten Metallleitungsschichten des Logikbereichs beschädigen. Daher kann die Bombardierung nach der Abscheidung keine effektive Lösung für das Entfernen der Oxidschicht sein.
Die vorliegende Erfindung stellt ein Verfahren zur Herstellung eines Halbleiter-Speicherbausteins bereit, bei dem kaum eine oder gar keine Oxidschicht als ein Nebenprodukt in der oberen Elektrode eines MTJ entsteht. Daher ist keine Bombardierung nach der Abscheidung erforderlich, um die Oxidschicht zu entfernen, um den Reihenwiderstand R_S des MTJ zu verringern.
1 ist eine Schnittansicht eines Halbleiter-Speicherbausteins 10 gemäß einigen Ausführungsformen der vorliegenden Erfindung. In 1 weist der Halbleiter-Speicherbaustein 10 einen ersten Bereich 100A und einen zweiten Bereich 100B auf. Der erste Bereich kann ein MRAM-Zellen-Bereich sein, und der zweite Bereich kann ein Logikbereich sein. Der MRAM-Zellen-Bereich 100A und der Logikbereich 100B haben jeweils eine Transistorstruktur 101 in einem Halbleitersubstrat 100. Bei einigen Ausführungsformen sind die Transistorstrukturen 101 in dem MRAM-Zellen-Bereich 100A und in dem Logikbereich 100B im Wesentlichen identisch. Bei einigen Ausführungsformen kann das Halbleitersubstrat 100 unter anderem zum Beispiel ein Siliciumsubstrat sein. Im Falle eines Siliciumsubstrats kann das Halbleitersubstrat 100 außerdem weitere Halbleitermaterialien aufweisen, wie etwa Siliciumgermanium, Siliciumcarbid oder Galliumarsenid. Bei der vorliegenden Ausführungsform ist das Halbleitersubstrat 100 ein p-leitendes Halbleitersubstrat (p-Substrat) oder ein n-leitendes Halbleitersubstrat (n-Substrat), das Silicium aufweist. Alternativ kann das Halbleitersubstrat 100 Folgendes umfassen: einen anderen elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliciumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Bei einer noch weiteren Alternative ist das Halbleitersubstrat 100 ein Halbleiter auf Isolator (SOI). Bei weiteren Alternativen kann das Halbleitersubstrat 100 eine dotierte Epitaxialschicht, eine Gradient-Halbleiterschicht und/oder eine Halbleiterschicht über einer anderen Halbleiterschicht eines anderen Leitfähigkeitstyps sein, wie etwa eine Siliciumschicht auf einer Siliciumgermaniumschicht.
Das Halbleitersubstrat 100 weist weiterhin stark dotierte Bereiche, wie etwa Sources 103 und Drains 105 auf, die sich zumindest teilweise in dem Halbleitersubstrat 100 befinden. Ein Gate 107 ist über einer Oberseite des Halbleitersubstrats 100 zwischen der Source 103 und dem Drain 105 angeordnet. Kontaktstifte 108 werden in einem Zwischenschicht-Dielektrikum (ILD) 109 hergestellt und können mit der Transistorstruktur 101 elektrisch verbunden werden. Bei einigen Ausführungsformen wird das ILD 109 auf dem Halbleitersubstrat 100 hergestellt. Das ILD 109 kann mit verschiedenen Verfahren zum Herstellen dieser Schichten hergestellt werden, z. B. chemische Aufdampfung (CVD), chemische Aufdampfung bei Tiefdruck (LPCVD), Plasma-unterstützte chemische Aufdampfung (PECVD), Sputtern, physikalische Aufdampfung (PVD), thermisches Aufwachsen und dergleichen. Geeignete Materialien ILD das ILD 109 können zum Beispiel Oxide (z. B. Ge-Oxid), Oxidnitride (z. B. GaP-Oxidnitrid), Siliciumdioxid (SiO₂), stickstoffhaltige Oxide (z. B. stickstoffhaltiges SiO₂), Stickstoff-dotierte Oxide (z. B. N₂-implantiertes SiO₂), Siliciumoxidnitride (Si_xO_yN_z) oder eine Kombination davon sein.
1 zeigt einen planaren Transistor mit einem dotierten Bereich in dem Halbleitersubstrat 100, aber die vorliegende Erfindung ist nicht darauf beschränkt. Auch ein nichtplanarer Transistor, wie etwa eine FinFET-Struktur, kann erhabene dotierte Bereiche haben.
Bei einigen Ausführungsformen wird eine flache Grabenisolation (STI) 111 vorgesehen, um benachbarte Transistoren zu definieren und elektrisch zu trennen. Eine Anzahl von STIs 111 wird in dem Halbleitersubstrat 100 hergestellt. Die STI 111, die aus geeigneten dielektrischen Materialien bestehen kann, kann vorgesehen werden, um einen Transistor von benachbarten Halbleiter-Bauelementen, wie etwa anderen Transistoren, elektrisch zu trennen. Die STI 111 kann zum Beispiel Oxide (z. B. Ge-Oxid), Oxidnitride (z. B. GaP-Oxidnitrid), Siliciumdioxid (SiO₂), stickstoffhaltige Oxide (z. B. stickstoffhaltiges SiO₂), Stickstoff-dotierte Oxide (z. B. N₂-implantiertes SiO₂), Siliciumoxidnitride (Si_xO_yN_z) oder eine Kombination davon umfassen. Die STI 111 kann auch aus einem geeigneten Material mit einer hohen Dielektrizitätskonstante oder High-k-Material bestehen, bei dem k größer als oder gleich etwa 8 ist, wie etwa Titanoxid (Ti_xO_y, z. B. TiO₂), Tantaloxid (Ta_xO_y, z. B. Ta₂O₅) und Bariumstrontiumtitanat (BST, BaTiO₃/SrTiO₃). Alternativ kann die STI 111 auch aus einem geeigneten Material mit einer niedrigen Dielektrizitätskonstante oder Low-k-Material bestehen, bei dem k kleiner als oder gleich etwa 4 ist.
In 1 ist eine Metallisierungsstruktur 101' mit einer N-ten Metallschicht 121 über der Transistorstruktur 101 angeordnet. Da die N-te Metallschicht 121 möglicherweise nicht die erste Metallschicht über der Transistorstruktur 101 ist, ist zur Veranschaulichung der Zwischenteil zwischen der Metallisierungsstruktur 101' und der Transistorstruktur 101 weggelassen worden. In dem MRAM-Zellen-Bereich 100A ist eine Vielzahl von MTJ-Strukturen zwischen einer N-ten Metallleitung 121' der N-ten Metallschicht 121 und einer (N + 1)-ten Metallleitung 123' einer (N + 1)-ten Metallschicht 123 angeordnet. Der Kürze halber ist nur eine beispielhafte MTJ-Struktur 130 dargestellt. In dem Logikbereich 100B sind die leitenden Leitungen für die Beschreibung ebenfalls vereinfacht. In dem Logikbereich 100B ist die N-te Metallleitung 121' durch eine N-te Metalldurchkontaktierung 122 der N-ten Metallschicht 121 mit der (N + 1)-ten Metallleitung 123' verbunden. Bei einigen Ausführungsformen werden die Metallleitungen und Metalldurchkontaktierungen mit einem elektrisch leitenden Material gefüllt, wie etwa Kupfer, Gold oder einem anderen geeigneten Metall oder Legierung. Die Metallleitungen und Metalldurchkontaktierungen in unterschiedlichen Metallschichten bilden eine Verbindungsstruktur, die aus im Wesentlichen reinem Kupfer (zum Beispiel mit einem Kupfergehalt von mehr als etwa 90 Masse-% oder mehr als etwa 95 Masse-%) oder Kupferlegierungen besteht, und sie können mit einem Single- oder Dual-Damascene-Prozess hergestellt werden. Metallleitungen und Metalldurchkontaktierungen können im Wesentlichen frei von Aluminium sein oder auch nicht. Eine Verbindungsstruktur weist eine Vielzahl von Metallschichten auf, und zwar M₁, M₂ ... M_N. In der gesamten Beschreibung bezieht sich der Begriff „Metallschicht” auf eine strukturierte leitende Schicht, in der Metallleitungen hergestellt sind. Die Metallschichten M₁ bis M_N sind durch Zwischenmetall-Dielektrika (IMDs) 125 getrennt, die Oxide, wie etwa undotiertes Silicatglas (USG), Fluorsilicatglas (FSG), dielektrische Low-k-Materialien oder dergleichen, umfassen können. Die dielektrischen Low-k-Materialien der IMDs 125 können k-Werte haben, die kleiner als 3,8 sind oder dicht an 3,8 liegen. Bei einigen Ausführungsformen sind die k-Werte der dielektrischen Low-k-Materialien kleiner als etwa 3,0 und können kleiner als etwa 2,5 sein. Die N-te Metalldurchkontaktierung 122 kann mit verschiedenen Verfahren hergestellt werden, z. B. Elektroplattierung, stromlose Plattierung, Abscheidung mit einem ionisierten Metallplasma hoher Dichte (high-density ionized metal plasma deposition; IMP-Abscheidung), Abscheidung mit einem induktiv gekoppelten Plasma hoher Dichte (high-density inductively coupled plasma deposition; ICP-Abscheidung), Sputtern, physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), chemische Aufdampfung bei Tiefdruck (LPCVD) oder Plasma-unterstützte chemische Aufdampfung (PECVD).
In dem MRAM-Zellen-Bereich 100A der Halbleiterstruktur 10 weist die MTJ-Struktur 130 zumindest eine untere Elektrode 131, eine obere Elektrode 133 und einen MTJ 135 auf. Bei einigen Ausführungsformen hat die untere Elektrode 131 die Form einer Aussparung in eine Verbundschicht hinein, die eine Siliciumcarbid(SiC)-Schicht 141a und eine Schicht 142 aus siliciumreichem Oxid (silicon rich oxide; SRO) umfasst. Die SiC-Schicht 141a kann eine Deckschicht zum Bedecken der N-ten Metallleitung 121' während der Herstellung sein. Die Aussparung kann eine vierseitige oder eine trapezförmige Aussparung sein. Alternativ kann die SRO-Schicht 142 durch Tetraethylorthosilicat (TEOS) ersetzt oder damit kombiniert werden. Bei einigen Ausführungsformen kann die untere Elektrode 131 Nitride, wie etwa TiN oder TaN, oder Ta oder Ru aufweisen. Bei einigen Ausführungsformen weist die obere Elektrode 133 Ag, Au, Cu, Ta, TaN, W, Mn, Pt, Pd, V, Cr, Nb, Mo, Tc, Ru, Ir, Re, Os, Al₂O₃, MgO, TaO, RuO oder eine Kombination davon auf.
Wie in dem MRAM-Zellen-Bereich 100A von 1 gezeigt ist, ist bei der vorliegenden Ausführungsform die (N + 1)-te Metallleitung 123' nicht nur von den IMDs 125 umgeben, sondern auch von einer SiC-Schicht 141b, während die (N + 1)-te Metallleitung 123' und die N-te Metalldurchkontaktierung 122 in dem Logikbereich 100B nur von den IMDs 125 umgeben sind. Die SiC-Schicht 141b kann eine Deckschicht zum Bedecken der oberen Elektrode 133 während der Herstellung sein. Wie in 1 gezeigt ist, ist eine Seitenwand des MTJ 135 durch eine Schutzschicht 127, wie etwa eine Nitridschicht, geschützt. Bei einigen Ausführungsformen weist die Schutzschicht 127 Siliciumnitrid (SiN) auf. Die Dicke der Schutzschicht 127 kann etwa 250 Å (Ångström) betragen. Bei einigen Ausführungsformen kann eine dielektrische Schicht 129 über der Schutzschicht 127 angeordnet werden. Die dielektrische Schicht 129 kann eine TEOS-Schicht sein. Bei einigen Ausführungsformen kann eine weitere TEOS-Schicht 143 über der SiC-Schicht 141b, die die (N + 1)-te Metallleitung 123' umgibt, angeordnet werden. Die Dicke der TEOS-Schicht 143 kann etwa 150 Å betragen.
Bei einigen Ausführungsformen ist die untere Elektrode 131 der MTJ-Struktur 130 mit dem dotierten Bereich elektrisch verbunden. Bei einigen Ausführungsformen ist der dotierte Bereich ein Drain 105 oder eine Source 103. Bei anderen Ausführungsformen ist die untere Elektrode 131 der MTJ-Struktur 130 mit dem Gate 107 elektrisch verbunden. Bei einigen Ausführungsformen ist das Gate 107 der Halbleiterstruktur 10 ein Polysilicium-Gate oder ein Metall-Gate.
Bei einigen Ausführungsformen erstreckt sich die SiC-Schicht 141b von dem MRAM-Zellen-Bereich 100A bis zu dem Logikbereich 100B. Die SiC-Schicht 141b und die SiC-Schicht 141a sind an einer Grenze B zwischen dem MRAM-Zellen-Bereich 100A und dem Logikbereich 100B verbunden. Zur Veranschaulichung wird die SiC-Schicht 141b in drei Teile geteilt. Ein erster Teil 141b_1 befindet sich in dem MRAM-Zellen-Bereich 100A, ein zweiter Teil 141b_2 befindet sich in dem Logikbereich 100B, und ein dritter Teil 141b_3 verbindet den ersten Teil 141b_1 und den zweiten Teil 141b_2. Der dritte Teil 141b_3 kann einen geneigten Teil umfassen, der die Ränder der SRO-Schicht 142, die Sources 103 und die dielektrische Schicht 129 bedeckt oder mit diesen konform ist. Die Elevation des ersten Teils 141b_1 ist an einer Position P1, und die Elevation des zweiten Teils 141b_2 ist an einer Position P2. Die Position P1 ist höher als die Position P2. Der Elevationsunterschied zwischen den Positionen P1 und P2 ist etwa so groß wie die Dicke der MTJ-Struktur 130.
Der erste Teil 141b_1, der zweite Teil 141b_2 und der dritte Teil 141b_3 können unterschiedliche Dicken haben. Die Dicke des ersten Teils 141b_1 ist größer als die Dicke entweder des zweiten Teils 141b_2 oder des dritten Teils 141b_3. Die Dicke des dritten Teils 141b_3 kann ungleichmäßig sein. Bei einigen Ausführungsformen kann die Dicke des ersten Teils 141b_1 größer als 100 Å oder etwa 200 Å sein. Die Dicke des zweiten Teils 141b_2 kann kleiner als 200 Å sein. Die Dicke des dritten Teils 141b_3 kann etwa 100 Å betragen. Außerdem beträgt die Dicke der SiC-Schicht 141a etwa 100 Å.
In dem MRAM-Zellen-Bereich 100A verläuft die (N + 1)-te Metallleitung 123' durch die IMDs 125, die TEOS-Schicht 143 und den ersten Teil 141b_1 der SiC-Schicht 141b, um sie mit der oberen Elektrode 133 in Kontakt zu bringen. Folglich wird die (N + 1)-te Metallleitung 123' in die IMDs 125, die TEOS-Schicht 143 und den ersten Teil 141b_1 der SiC-Schicht 141b eingebettet.
In dem Logikbereich 100B verläuft die N-te Metalldurchkontaktierung 122 durch die IMDs 125, die TEOS-Schicht 143 und den zweiten Teil 141b_2 der SiC-Schicht 141b, um sie mit der N-ten Metallleitung 121' in Kontakt zu bringen. Die (N + 1)-te Metallleitung 123' kommt in Kontakt mit der N-ten Metalldurchkontaktierung 122. Folglich wird die N-te Metalldurchkontaktierung 122 in die IMDs 125, die TEOS-Schicht 143 und den zweiten Teil 141b_2 der SiC-Schicht 141b eingebettet.
Wenn während des Herstellungsprozesses für den MRAM-Zellen-Bereich 100A die obere Elektrode 133 der MTJ-Struktur 130 hergestellt wird, wird sofort eine SiC-Schicht über der oberen Elektrode 133 abgeschieden, um eine Oxidation der oberen Elektrode 133 zu vermeiden. Daher kann der erste Teil 141b_1 der SiC-Schicht 141b der Teil der SiC-Schicht sein, der nach der Herstellung der (N + 1)-ten Metallleitung 123' übrig bleibt.
Wenn während des Herstellungsprozesses für den Logikbereich 100B die dielektrische Schicht 129, die Schutzschicht 127 und die SRO-Schicht 142 in dem Zellenbereich 100A geätzt werden, kann die N-te Metallleitung 121' freigelegt werden. Das liegt daran, dass die SiC-Schicht 141a, die sich über der N-ten Metallleitung 121' in dem Logikbereich 100B befindet, ebenfalls geätzt werden kann. Wenn die N-te Metallleitung 121' freigelegt wird, kann sie sich während der nachfolgenden Herstellungsprozesse verformen. Dann wird eine weitere SiC-Schicht über der N-ten Metallleitung 121' abgeschieden, um die SiC-Schicht 141a wieder zu verkappen oder zu reparieren, um zu vermeiden, dass die N-te Metallleitung 121' freiliegt. Daher kann der zweite Teil 141b_2 der SiC-Schicht 141b der Teil der weiteren SiC-Schicht sein, der nach der Herstellung der N-ten Metalldurchkontaktierung 122' übrig bleibt.
Nachstehend wird die Herstellung der SiC-Schicht 141b unter Bezugnahme auf die 2 bis 19 näher beschrieben. Die 2 bis 19 sind Schnittansichten einer CMOS-MRAM-Struktur auf verschiedenen Herstellungsstufen, gemäß einigen Ausführungsformen der vorliegenden Erfindung. In 2 wird eine Halbleiterstruktur bereitgestellt, die einen festgelegten MRAM-Zellen-Bereich 100A und einen Logikbereich 100B hat. Bei einigen Ausführungsformen wird eine Transistorstruktur in einem Halbleitersubstrat (in 2 nicht dargestellt) vorgefertigt. Die Halbleiterstruktur kann zum Herstellen verschiedener Strukturelemente einer weiteren Bearbeitung mit der CMOS- oder MOS-Technologie unterzogen werden. Zum Beispiel können ein oder mehrere Kontaktstifte, wie etwa Silicidbereiche, hergestellt werden. Die Kontaktelemente können mit der Source oder dem Drain verbunden werden. Die Kontaktelemente umfassen Silicid-Materialien, wie etwa Nickelsilicid (NiSi), Nickelplatinsilicid (NiPtSi), Nickelplatingermaniumsilicid (NiPtGeSi), Nickelgermaniumsilicid (NiGeSi), Ytterbiumsilicid (YbSi), Platinsilicid (PtSi), Iridiumsilicid (IrSi), Erbiumsilicid (ErSi), Cobaltsilicid (CoSi), andere geeignete leitende Materialien und/oder eine Kombination davon. In einem Beispiel werden die Kontaktelemente mit einem Sacilicid-Prozess (Salicid: selbstjustierendes Silicid) hergestellt.
Die N-te Metallleitung 121' wird in einer dielektrischen Schicht 136 über der Transistorstruktur strukturiert. Bei einigen Ausführungsformen kann die N-te Metallleitung 121' durch Elektroplattierung mit einer Cu-Seed-Schicht hergestellt werden, die über der strukturierten dielektrischen Schicht 136 abgeschieden wird. Bei anderen Ausführungsformen kann die N-te Metallleitung 121' mit verschiedenen Verfahren hergestellt werden, z. B. stromlose Plattierung, Abscheidung mit einem ionisierten Metallplasma hoher Dichte (IMP-Abscheidung), Abscheidung mit einem induktiv gekoppelten Plasma hoher Dichte (ICP-Abscheidung), Sputtern, physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), chemische Aufdampfung bei Tiefdruck (LPCVD) und Plasma-unterstützte chemische Aufdampfung (PECVD). Eine Planarisierung wird durchgeführt, um die Oberseite der N-ten Metallleitung 121' und die Oberseite der dielektrischen Schicht 136 freizulegen.
In 3 wird eine Sperrschicht 140 in der Form einer Stapelschicht, die eine SiC-Schicht 141a und eine TEOS/SRO-Schicht 142 umfasst, als Schutz über der Oberseite der N-ten Metallleitung 121' und der Oberseite der dielektrischen Schicht 136 sowohl in dem MRAM-Zellen-Bereich 100A als auch in dem Logikbereich 100B abgeschieden. Die Sperrschicht 140 kann mit verschiedenen Verfahren hergestellt werden, z. B. chemische Aufdampfung (CVD), chemische Aufdampfung bei Tiefdruck (LPCVD), Plasma-unterstützte CVD (PECVD), Sputtern, physikalische Aufdampfung (PVD) und thermisches Aufwachsen.
In 4 wird eine Fotoresistschicht (nicht dargestellt) über der Stapelschicht strukturiert, um einen Untere-Elektrode-Bereich der MTJ-Struktur freizulegen. Wie in 4 gezeigt ist, wird mit einem geeigneten Trockenätzverfahren eine Untere-Elektrode-Durchkontaktierungsöffnung 131' in der Sperrschicht 140 hergestellt. Bei einigen Ausführungsformen umfasst das Trockenätzverfahren reaktives Ionenätzen (RIE) unter Verwendung von fluorhaltigen Gasen. Bei einigen Ausführungsformen umfasst die Trockenätzung eine geeignete Ätzung des Dielektrikums, um Durchkontaktierungsgräben in einer Metallisierungsstruktur bei der herkömmlichen CMOS-Technologie herzustellen. In dem Logikbereich 100B, der in 4 gezeigt ist, wird die Sperrschicht 140 durch die Fotoresistschicht (nicht dargestellt) geschützt, sodass, anders als bei dem Gegenstück in dem MRAM-Zellen-Bereich 100A, die Oberseite der N-ten Metallschicht 121' nicht freigelegt wird.
In 5 wird eine Diffusionssperrschicht 161 als Schutz über der Untere-Elektrode-Durchkontaktierungsöffnung 131' in dem MRAM-Zellen-Bereich 100A und über der Sperrschicht 140 in dem Logikbereich 100B abgeschieden. Anschließend wird eine Abscheidung eines Untere-Elektrode-Materials 131 über der Diffusionssperrschicht 161 und der Sperrschicht 140 durchgeführt. Das Untere-Elektrode-Material 131 kann mit verschiedenen Verfahren abgeschieden werden, z. B. Abscheidung mit einem ionisierten Metallplasma hoher Dichte (IMP-Abscheidung), Abscheidung mit einem induktiv gekoppelten Plasma hoher Dichte (ICP-Abscheidung), Sputtern, physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), chemische Aufdampfung bei Tiefdruck (LPCVD) und Plasma-unterstützte chemische Aufdampfung (PECVD). Die Diffusionssperrschicht 161 und das abgeschiedene Untere-Elektrode-Material 131 werden dann zurückgeätzt, sodass sie auf einem Niveau mit der Oberseite der Sperrschicht 140 sind, wie in 6 gezeigt ist.
7 zeigt einen MTJ 135 und die Herstellung der oberen Elektrode einer MTJ-Struktur. In 7 wird ein MTJ 135 in der Form eines Stapels aus mehreren Materialien über der unteren Elektrode 131 abgeschieden. Bei einigen Ausführungsformen hat der MTJ 135 eine Dicke in dem Bereich von etwa 150 Å bis etwa 250 Å. Der MTJ 135 kann mit verschiedenen Verfahren hergestellt werden, z. B. Abscheidung mit einem ionisierten Metallplasma hoher Dichte (IMP-Abscheidung), Abscheidung mit einem induktiv gekoppelten Plasma hoher Dichte (ICP-Abscheidung), Sputtern, physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), chemische Aufdampfung bei Tiefdruck (LPCVD) und Plasma-unterstützte chemische Aufdampfung (PECVD). Bei einigen Ausführungsformen kann der MTJ 135 eine freie Schicht, eine Tunnelschicht und eine befestigte Schicht umfassen. Die freie Schicht kann ein ferromagnetisches Material sein. Die Tunnelschicht kann eine erste Abstandshalterschicht sein, die aus einem Isolator besteht. Die befestigte Schicht kann zwei ferromagnetische Schichten und eine zweite Abstandshalterschicht umfassen. Bei dem MTJ 135 kann das ferromagnetische Material ein Metall oder eine Metalllegierung sein, zum Beispiel Fe, Co, Ni, CoFeB, FeB, CoFe, FePt, FePd, CoPt, CoPd, CoNi, TbFeCo und CrNi. Der erste Abstandshalter kann ein Isolator sein, zum Beispiel Al₂O₃, MgO, TaO und RuO. Der zweite Abstandshalter kann ein nicht-ferromagnetisches Material sein, zum Beispiel Ag, Au, Cu, Ta, W, Mn, Pt, Pd, V, Cr, Nb, Mo, Tc und Ru. Die freie Schicht hat eine magnetische Polarität oder magnetische Orientierung, die während eines Schreibprozesses ihrer zugehörigen MRAM-Zelle geändert werden kann. Die befestigte Schicht hat eine magnetische Orientierung, die während des Betriebs ihrer zugehörigen MRAM-Zelle nicht geändert werden kann. Bei weiteren Ausführungsformen ist vorgesehen, dass der MTJ 135 eine antiferromagnetische Schicht umfassen kann. Nach der Herstellung des MTJ 135 wird eine Obere-Elektrode-Schicht 133 über dem MTJ 135 abgeschieden. Die Obere-Elektrode-Schicht 133 kann mit verschiedenen Verfahren hergestellt werden, z. B. Abscheidung mit einem ionisierten Metallplasma hoher Dichte (IMP-Abscheidung), Abscheidung mit einem induktiv gekoppelten Plasma hoher Dichte (ICP-Abscheidung), Sputtern, physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), chemische Aufdampfung bei Tiefdruck (LPCVD) und Plasma-unterstützte chemische Aufdampfung (PECVD). Bei einigen Ausführungsformen besteht die Obere-Elektrode-Schicht 133 aus TiN.
In 8 wird eine Maskenschicht (nicht dargestellt) über der Obere-Elektrode-Schicht 133 für die nachfolgende Herstellung der MTJ-Struktur hergestellt. Die Maskenschicht kann eine Mehrschichtstruktur haben, die zum Beispiel eine Oxidschicht, eine APF-Schicht (APF: advanced patterning film) und eine weitere Oxidschicht umfassen kann. Die Oxidschicht, die APF-Schicht und die weitere Oxidschicht können jeweils mit verschiedenen Verfahren hergestellt werden, z. B. Abscheidung mit einem ionisierten Metallplasma hoher Dichte (IMP-Abscheidung), Abscheidung mit einem induktiv gekoppelten Plasma hoher Dichte (ICP-Abscheidung), Sputtern, physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), chemische Aufdampfung bei Tiefdruck (LPCVD) und Plasma-unterstützte chemische Aufdampfung (PECVD). Bei einigen Ausführungsformen ist die Maskenschicht so konfiguriert, dass sie den MTJ 135, die obere Elektrode 133 und die untere Elektrode 131 strukturiert. Zum Beispiel wird die Breite des Maskierungsbereichs entsprechend dem gewünschten MTJ-Durchmesser festgelegt. Bei einigen Ausführungsformen werden der MTJ 135 und die obere Elektrode 133 durch RIE so hergestellt, dass sie in einer Schnittansicht eine Trapezform haben.
In 9 wird eine Schutzschicht 127 über dem MTJ 135 und der oberen Elektrode 133 konform abgeschieden. Bei einigen Ausführungsformen hat die Schutzschicht 127 eine Dicke von etwa 50 Å bis etwa 300 Å. Es ist zu beachten, dass eine Seitenwand des MTJ 135 und die Seitenwand der unteren Elektrode 131 von der Schutzschicht 127 umgeben sind, um eine Oxidation oder andere Verunreinigung zu vermeiden. Dann wird eine dielektrische Schicht 129, wie etwa eine TEOS-Schicht, über der Schutzschicht 127 konform abgeschieden. Bei einigen Ausführungsformen muss die Dicke der dielektrischen Schicht 129 entsprechend der Elevation ihrer Oberseite relativ zu der Oberseite der oberen Elektrode 133 festgelegt werden.
In 10 wird eine Planarisierung an der dielektrischen Schicht 129 durchgeführt, so dass die Oberseite der dielektrischen Schicht 129 über den MRAM-Zellen-Bereich 100A hinweg im Wesentlichen plan ist. Bei einigen Ausführungsformen ist nach der Planarisierung die Oberseite der dielektrischen Schicht 129 in dem Logikbereich 100B niedriger als die, oder im Wesentlichen auf gleicher Höhe mit der, Oberseite der dielektrischen Schicht 129 in dem MRAM-Zellen-Bereich 100A. Wie in 10 gezeigt ist, ist die Oberseite der oberen Elektrode 133 durch die Planarisierung von der dielektrischen Schicht 129 freigelegt worden. Die Planarisierung kann durch Rückätzung oder chemisch-mechanische Polierung (CMP) der dielektrischen Schicht 129 erreicht werden.
Wenn die Oberseite der oberen Elektrode 133 der MTJ-Struktur 130 von einer Seite (z. B. der dielektrischen Schicht 129) der MTJ-Struktur 130 freigelegt worden ist, wird sofort eine SiC-Schicht 141b über der Seite (d. h. der Oberseite der oberen Elektrode 133) abgeschieden, um die obere Elektrode 133 vor Oxidation zu schützen. Wie vorstehend dargelegt worden ist, kann die Oxidation den Kontaktwiderstand der oberen Elektrode 133 der MTJ-Struktur 130 erhöhen. Daher kommt die Herstellung der SiC-Schicht 141b einer SiC-Neuverkappung gleich, um die Oberseite der oberen Elektrode 133 zu isolieren. Die Dicke der SiC-Schicht 141b beträgt etwa 100 Å bis etwa 300 Å. Bei einigen Ausführungsformen wird die SiC-Schicht 141b über der dielektrischen Schicht 129 des MRAM-Zellen-Bereichs 100A und des Logikbereich 100B abgeschieden. Die SiC-Schicht 141b kann mit verschiedenen Verfahren hergestellt werden, z. B. chemische Aufdampfung (CVD), chemische Aufdampfung bei Tiefdruck (LPCVD), Plasma-unterstützte chemische Aufdampfung (PECVD), Sputtern, physikalische Aufdampfung (PVD) und thermisches Aufwachsen.
In 12 wird eine Fotoresistschicht 120 über dem Teil der SiC-Schicht 141b in dem MRAM-Zellen-Bereich 100A so strukturiert, dass ein Teil der SiC-Schicht 141b in dem Logikbereich 100B freigelegt wird. Dann werden die Teile der SiC-Schicht 141b, der dielektrischen Schicht 129, der Schutzschicht 127 und der SRO-Schicht 142 in dem Logikbereich 100B durch Rückätzung geätzt, sodass Gräben für Metallleitungen und Metalldurchkontaktierungen in dem Logikbereich 100B entstehen. Daher befindet sich der MRAM-Zellen-Bereich 100A auf einem höheren Niveau als der Logikbereich 100B. In einigen Situationen kann durch die Rückätzung die SiC-Schicht 141a in dem Logikbereich 100B beschädigt oder verdünnt werden. Durch diese Beschädigung entsteht ein Graben 122 in der N-ten Metallleitung 121', sodass die N-te Metallleitung 121' freigelegt wird. Die freigelegte N-te Metallleitung 121' in dem Logikbereich 100B kann aus dem Graben 122 herausragen und kann sich daher bei einem Prozess mit relativ hohen Temperaturen verformen. Die Verformung infolge des thermischen Prozesses kann zum Beispiel dazu führen, dass das Material, z. B. Cu, der N-ten Metallleitung 121' aus dem Graben 122 herausragt und dadurch ein Kurzschluss zwischen zwei verschiedenen leitenden Leitungen in dem Logikbereich 100B verursacht wird.
Dann wird in 13 eine weitere SiC-Schicht 141b' über der SiC-Schicht 141b in dem MRAM-Zellen-Bereich 100A und dem geneigten Teil 144 und der SiC-Schicht 141a in dem Logikbereich 100B konform abgeschieden, nachdem die Fotoresistschicht 120 entfernt worden ist. Der geneigte Teil 144 umfasst die Ränder der SRO-Schicht 142, der Schutzschicht 127 und der dielektrischen Schicht 129. Die Si-Schicht 141b' soll die SiC-Schicht 141a neu verkappen oder reparieren, um eine Freilegung der N-ten Metallleitung 121' zu vermeiden. Die Dicke der SiC-Schicht 141b' beträgt etwa 100 Å bis etwa 300 Å. Bei einigen Ausführungsformen kann die SiC-Schicht 141b' mit verschiedenen Verfahren hergestellt werden, z. B. chemische Aufdampfung (CVD), chemische Aufdampfung bei Tiefdruck (LPCVD), Plasma-unterstützte CVD (PECVD), Sputtern, physikalische Aufdampfung (PVD) und thermisches Aufwachsen.
In 14 wird eine TEOS-Schicht 143 über der SiC-Schicht 141b' in dem MRAM-Zellen-Bereich 100A und dem Logikbereich 100B abgeschieden. Die Dicke der TEOS-Schicht 143 kann etwa 150 Å betragen.
In 15 wird eine dielektrische Verbundstruktur 180, die eine dielektrische Schicht, eine dielektrische Low-k-Schicht und eine weitere dielektrische Schicht umfasst, so hergestellt, dass sie die TEOS-Schicht 143 in dem MRAM-Zellen-Bereich 100A und dem Logikbereich 100B konform bedeckt. In 15 ist ein Stufenunterschied 181 zu erkennen. Daher wird eine Rückätzung, die in 16 gezeigt ist, durchgeführt, um eine im Wesentlichen plane Oberseite für die nachfolgende Grabenherstellung in dem MRAM-Zellen-Bereich 100A und dem Logikbereich 100B zu erhalten. Es ist zu beachten, dass eine dielektrische Schicht 183 der dielektrischen Verbundstruktur 180 nach der vorgenannten Planarisierung virtuell in dem Logikbereich 100B verbleibt. Die dielektrische Schicht 183 wird bewusst belassen, um als eine Schutzschicht für die nachfolgende Grabenherstellung zu fungieren. Die dielektrische Schicht 183 kann verhindern, dass die saure Lösung die dielektrische Low-k-Schicht während der Ablösung des Fotoresists beschädigt.
In 17 wird ein Fotoresist (nicht dargestellt) über der planarisierten dielektrischen Oberfläche so strukturiert, dass Gräben für Metallleitungen und Metalldurchkontaktierungen entstehen. Zum Beispiel wird in dem MRAM-Zellen-Bereich 100A ein (N + 1)-ter Metallleitungsgraben 123A über der MTJ-Struktur 130 hergestellt, wobei die Oberseite der oberen Elektrode 133 der MTJ-Struktur 130 freigelegt wird. Ein Teil der IMDs 125, ein Teil der TEOS-Schicht 143, ein Teil der SiC-Schicht 141b' und ein Teil der SiC-Schicht 141b werden so geätzt, dass der (N + 1)-te Metallleitungsgraben 123A entsteht. Somit bildet der (N + 1)-te Metallleitungsgraben 123A eine Öffnung, die durch die IMDs 125, die TEOS-Schicht 143, die SiC-Schicht 141b' und die SiC-Schicht 141b verläuft. In dem Logikbereich 100B werden ein N-ter Metalldurchkontaktierungsgraben und ein (N + 1)-ter Metallleitungsgraben (die gemeinsam mit 123B bezeichnet sind) über der N-ten Metallleitung 121' hergestellt, sodass die Oberseite der N-ten Metallleitung 121' freigelegt wird. Ein Teil der IMDs 125, ein Teil der TEOS-Schicht 143, ein Teil der SiC-Schicht 141b' und ein Teil der SiC-Schicht 141a werden so geätzt, dass der Graben 123B entsteht. Somit bildet der Graben 123B eine Öffnung, die durch die IMDs 125, die TEOS-Schicht 143, die SiC-Schicht 141b' und die SiC-Schicht 141a verläuft.
In den 18 und 19 werden der Metallleitungsgraben und der Metalldurchkontaktierungsgraben (nachstehend als „Gräben” bezeichnet) zum Beispiel durch einen herkömmlichen Dual-Damascene-Prozess mit einem leitenden Metall gefüllt. Die strukturierten Gräben werden durch Elektroplattierung mit einem leitenden Material gefüllt, und überschüssige Teile des leitenden Materials werden durch chemisch-mechanisches Polieren (CMP), Ätzen oder eine Kombination davon von der Oberfläche entfernt. Nachstehend werden Einzelheiten zur Elektroplattierung der Gräben dargelegt. Die (N + 1)-te Metallleitung 123' kann aus Wolfram (W) und besser aus Kupfer (Cu), wie etwa AlCu (gemeinsam mit Cu bezeichnet), bestehen. Bei einer Ausführungsform werden die (N + 1)-ten Metallleitungen 123' mit einem Damascene-Prozess hergestellt. Zunächst werden Gräben durch die dielektrische Low-k-Schicht geätzt, zum Beispiel durch Plasma-Ätzen, wie etwa induktiv gekoppeltes Plasma-Ätzen (ICP-Ätzen). Dann kann eine dielektrische Deckschicht (nicht dargestellt) auf den Seitenwänden der Gräben abgeschieden werden. Bei einigen Ausführungsformen können die Deckmaterialien Siliciumoxid (SiO_x) oder Siliciumnitrid (SiN) umfassen, die durch Plasma-Abscheidung, wie etwa physikalische Aufdampfung (PVD) oder chemische Aufdampfung (CVD), unter anderem Plasma-unterstützte chemische Aufdampfung (PECVD), abgeschieden werden können. Dann wird eine Seed-Schicht aus Cu in den Gräben plattiert. Es ist zu beachten, dass die Seed-Schicht aus Cu über der Oberseite der oberen Elektrode 133 plattiert werden kann. Dann wird eine Schicht aus Kupfer in den Gräben abgeschieden, woran sich eine Planarisierung der Kupferschicht, wie etwa durch chemisch-mechanisches Polieren (CMP), bis hinunter zu der Oberseite der dielektrischen Low-k-Schicht anschließt. Die freigelegte Kupfer-Oberfläche und die dielektrische Schicht können koplanar sein.
Nachdem durch die Planarisierung überschüssiges leitendes Material entfernt worden ist, wie in 19 gezeigt ist, werden eine (N + 1)-te Metallleitung 123' in dem MRAM-Zellen-Bereich 100A und dem Logikbereich 100B sowie eine N-te Metalldurchkontaktierung 122 in dem Logikbereich 100B hergestellt. Folglich verläuft die (N + 1)-te Metallleitung 123' durch die IMDs 125, die TEOS-Schicht 143, die SiC-Schicht 141b' und die SiC-Schicht 141b. Die SiC-Schicht 141b' und die SiC-Schicht 141b sind die verbleibenden Teile, die dazu dienen, eine Oxidation der oberen Elektrode 133 zu verhindern. Die SiC-Schicht 141b' und die SiC-Schicht 141b, die die (N + 1)-te Metallleitung 123' umgibt, bilden den ersten Teil 141b_1 des Halbleiter-Speicherbausteins 10 von 1.
Darüber hinaus verläuft in dem Logikbereich 100B die N-te Metalldurchkontaktierung 122 durch die IMDs 125, die TEOS-Schicht 143, die SiC-Schicht 141b' und die SiC-Schicht 141a. Die SiC-Schicht 141b' und die SiC-Schicht 141a sind die verbleibenden Teile, die dazu dienen, eine Freilegung der N-ten Metallleitung 121' zu verhindern. Die SiC-Schicht 141b' und die SiC-Schicht 141a, die die N-te Metalldurchkontaktierung 122 umgibt, bilden den zweiten Teil 141b_2 des Halbleiter-Speicherbausteins 10 von 1.
Kurz gesagt, das vorliegende MRAM-Herstellungsverfahren umfasst zwei SiC-Neuverkappungsprozesse, um die elektrischen Eigenschaften eines MRAM-Bauelements zu verbessern. Der erste SiC-Neuverkappungsprozess wird in 11 durchgeführt, in der die SiC-Schicht 141b über der Oberseite der oberen Elektrode 133 abgeschieden wird, um die obere Elektrode 133 vor einer Oxidation zu schützen. Der erste SiC-Neuverkappungsprozess verringert den Kontaktwiderstand der oberen Elektrode 133 und erhöht dadurch das Signal-Rausch-Verhältnis (SRV) des MRAM-Bauelements. Der zweite SiC-Neuverkappungsprozess wird in 13 durchgeführt, in der die SiC-Schicht 141b' über der SiC-Schicht 141a in dem Logikbereich 100B abgeschieden wird, um die SiC-Schicht 141a neu zu verkappen oder zu reparieren, um eine Freilegung und Oxidation der N-ten Metallleitung 121' zu verhindern. Der zweite SiC-Neuverkappungsprozess verringert den Ausbeuteverlust und erhöht die Ausfallsicherheit des MRAM-Bauelements.
Einige Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zur Herstellung eines Halbleiter-Speicherbausteins zur Verfügung. Das Verfahren weist die folgenden Schritte auf: Freilegen einer Elektrode einer magnetoresistiven Zelle; Herstellen einer ersten Deckschicht auf der Elektrode; Ätzen eines Teils der ersten Deckschicht, um einen ersten Graben herzustellen, der sich bis zu der Elektrode erstreckt; und Herstellen einer ersten Metallleitung in dem ersten Graben, um Kontakt zu der Elektrode herzustellen.
Einige Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zur Herstellung eines Halbleiter-Speicherbausteins zur Verfügung. Das Verfahren weist die folgenden Schritte auf: Ätzen eines ersten Bereichs des Halbleiter-Speicherbausteins, um eine erste Deckschicht freizulegen; Herstellen einer zweiten Deckschicht auf der ersten Deckschicht; Ätzen eines Teils der ersten Deckschicht und eines Teils der zweiten Deckschicht, um einen ersten Graben herzustellen, der sich bis zu einer ersten Metallleitung erstreckt; und Herstellen einer zweiten Metallleitung in dem ersten Graben, um Kontakt zu der ersten Metallleitung herzustellen.
Einige Ausführungsformen der vorliegenden Erfindung stellen einen Halbleiter-Speicherbaustein zur Verfügung. Der Halbleiter-Speicherbaustein weist Folgendes auf: eine magnetoresistive Struktur; einen ersten Teil einer Deckschicht; und eine erste Metallleitung. Die magnetoresistive Struktur hat eine Elektrode. Der erste Teil der Deckschicht ist über der Elektrode angeordnet. Die erste Metallleitung ist in Kontakt mit der Elektrode. Die erste Metallleitung ist so angeordnet, dass sie durch den ersten Teil der Deckschicht verläuft.
Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims

Verfahren zur Herstellung eines Halbleiter-Speicherbausteins, mit den folgenden Schritten: Freilegen einer Elektrode einer Speicherzelle; Herstellen einer ersten Deckschicht auf der Elektrode; Ätzen eines Teils der ersten Deckschicht, um einen ersten Graben herzustellen, der sich bis zu der Elektrode erstreckt; und Herstellen einer ersten Metallleitung in dem ersten Graben, um Kontakt zu der Elektrode herzustellen.
Verfahren nach Anspruch 1, das weiterhin den folgenden Schritt aufweist: Herstellen einer Tetraethylorthosilicat(TEOS)-Schicht auf der ersten Deckschicht, wobei das Ätzen des Teils der ersten Deckschicht zum Herstellen des ersten Grabens Folgendes umfasst: Ätzen des Teils der ersten Deckschicht und eines Teils der TEOS-Schicht, um den ersten Graben herzustellen.
Verfahren nach Anspruch 1 oder 2, das weiterhin die folgenden Schritte aufweist: Herstellen einer Fotoresistschicht auf einem ersten Bereich der ersten Deckschicht; Ätzen eines zweiten Bereichs der ersten Deckschicht, um eine zweite Deckschicht freizulegen; Entfernen der Fotoresistschicht; Herstellen einer dritten Deckschicht auf dem ersten Bereich der ersten Deckschicht und der zweiten Deckschicht; und Herstellen einer TEOS-Schicht auf der dritten Deckschicht.
Verfahren nach Anspruch 3, wobei der erste Bereich der Deckschicht über einem Speicherzellenbereich des Halbleiter-Speicherbausteins angeordnet ist und der zweite Bereich der Deckschicht über einem Logikbereich des Halbleiter-Speicherbausteins angeordnet ist.
Verfahren nach Anspruch 3 oder 4, wobei das Ätzen des Teils der ersten Deckschicht zum Herstellen des ersten Grabens Folgendes umfasst: Ätzen des Teils der ersten Deckschicht, eines Teils der dritten Deckschicht und eines Teils der TEOS-Schicht, um den ersten Graben herzustellen.
Verfahren nach einem der Ansprüche 3 bis 5, das weiterhin die folgenden Schritte aufweist: Ätzen eines Teils der zweiten Deckschicht, eines Teils der dritten Deckschicht und eines Teils der TEOS-Schicht, um einen zweiten Graben herzustellen, der sich bis zu einer zweiten Metallleitung erstreckt; und Herstellen einer dritten Metallleitung in dem zweiten Graben, um Kontakt zu der zweiten Metallleitung herzustellen.
Verfahren nach einem der Ansprüche 3 bis 6, wobei die zweite Metallleitung freigelegt wird, wenn der zweite Bereich der ersten Deckschicht geätzt wird, und das Herstellen der dritten Deckschicht auf dem ersten Bereich der ersten Deckschicht und der zweiten Deckschicht Folgendes umfasst: Herstellen der dritten Deckschicht auf dem ersten Bereich der ersten Deckschicht, der zweiten Deckschicht und der zweiten Metallleitung.
Verfahren zur Herstellung eines Halbleiter-Speicherbausteins, mit den folgenden Schritten: Ätzen eines ersten Bereichs des Halbleiter-Speicherbausteins, um eine erste Deckschicht freizulegen; Herstellen einer zweiten Deckschicht auf der ersten Deckschicht; Ätzen eines Teils der ersten Deckschicht und eines Teils der zweiten Deckschicht, um einen ersten Graben herzustellen, der sich bis zu einer ersten Metallleitung erstreckt; und Herstellen einer zweiten Metallleitung in dem ersten Graben, um Kontakt zu der ersten Metallleitung herzustellen.
Verfahren nach Anspruch 8, das weiterhin den folgenden Schritt aufweist: Herstellen einer Fotoresistschicht über einem zweiten Bereich des Halbleiter-Speicherbausteins.
Verfahren nach Anspruch 9, wobei der erste Bereich über einem Logikbereich des Halbleiter-Speicherbausteins angeordnet ist und der zweite Bereich über einem magnetoresistiven Zellenbereich des Halbleiter-Speicherbausteins angeordnet ist.
Verfahren nach Anspruch 9 oder 10, das weiterhin den folgenden Schritt aufweist: Entfernen der Fotoresistschicht nach dem Ätzen des ersten Bereichs der magnetoresistiven Zelle.
Verfahren nach einem der Ansprüche 8 bis 11, das weiterhin den folgenden Schritt aufweist: Herstellen einer TEOS-Schicht auf der zweiten Deckschicht.
Verfahren nach Anspruch 12, wobei das Ätzen des Teils der ersten Deckschicht und des Teils der zweiten Deckschicht zum Herstellen des ersten Grabens Folgendes umfasst: Ätzen des Teils der ersten Deckschicht, des Teils der zweiten Deckschicht und eines Teils der TEOS-Schicht, um den ersten Graben herzustellen.
Halbleiter-Speicherbaustein mit: einer Speicherstruktur, die eine Elektrode umfasst; einem ersten Teil einer Deckschicht, der über der Elektrode angeordnet ist; und einer ersten Metallleitung, die in Kontakt mit der Elektrode ist, wobei die erste Metallleitung so angeordnet ist, dass sie durch den ersten Teil der Deckschicht verläuft.
Halbleiter-Speicherbaustein nach Anspruch 14, der weiterhin Folgendes aufweist: einen zweiten Teil der Deckschicht, der unter dem ersten Teil der Deckschicht angeordnet ist; eine zweite Metallleitung, die unter dem zweiten Teil der Deckschicht angeordnet ist; und eine dritte Metallleitung, die in Kontakt mit der zweiten Metallleitung ist, wobei die dritte Metallleitung so angeordnet ist, dass sie durch den zweiten Teil der Deckschicht verläuft.
Halbleiter-Speicherbaustein nach Anspruch 15, der weiterhin Folgendes aufweist: einen dritten Teil der Deckschicht, der so angeordnet ist, dass er den ersten Teil der Deckschicht und den zweiten Teil der Deckschicht verbindet.
Halbleiter-Speicherbaustein nach Anspruch 16, wobei der erste Teil der Deckschicht, der zweite Teil der Deckschicht und der dritte Teil der Deckschicht aus Siliciumcarbid (SiC) bestehen.
Halbleiter-Speicherbaustein nach Anspruch 16 oder 17, der weiterhin Folgendes aufweist: eine TEOS-Schicht, die auf dem ersten Teil der Deckschicht, dem zweiten Teil der Deckschicht und dem dritten Teil der Deckschicht angeordnet ist.
Halbleiter-Speicherbaustein nach Anspruch 18, wobei die erste Metallleitung so angeordnet ist, dass sie durch den ersten Teil der Deckschicht und die TEOS-Schicht verläuft.
Halbleiter-Speicherbaustein nach Anspruch 18 oder 19, wobei die dritte Metallleitung so angeordnet ist, dass sie durch den zweiten Teil der Deckschicht und die TEOS-Schicht verläuft.