KR100642633B1 - 엠아이엠 캐패시터들 및 그의 제조 방법 - Google Patents

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Abstract

엠아이엠 캐패시터 및 그의 제조 방법을 개시한다. 상기 엠아이엠 캐패시터는 반도체 기판 상에 배치된 층간 절연막을 구비한다. 상기 층간 절연막 내에 서로 이격된 하부 금속 배선 및 하부 금속 전극이 배치된다. 상기 하부 금속 배선 및 하부 금속 전극 각각의 상부면에 캐핑막이 배치된다. 상기 하부 금속 배선, 상기 하부 금속 전극, 상기 캐핑막 및 상기 층간 절연막을 덮는 금속 층간 절연막이 배치된다. 상기 금속 층간 절연막을 관통하여 상기 하부 금속 배선 상의 상기 캐핑막을 노출시키는 비아홀이 배치된다. 상기 금속 층간 절연막 내에 상기 비아홀의 상부를 가로지르는 상부 금속 배선 그루브가 배치된다. 상기 금속 층간 절연막을 관통하여 상기 하부 금속 전극을 노출시키는 적어도 하나의 캐패시터 트렌치 영역이 배치된다. 상기 상부 금속 배선 그루브를 채우되, 상기 비아홀을 통하여 상기 하부 금속 배선에 전기적으로 연결된 상부 금속 배선이 배치된다. 상기 캐패시터 트렌치 영역의 내벽을 덮은 유전막 및 상기 유전막에 의해 둘러싸여진 상기 커패시터 트렌치 영역을 채우는 상부 금속 전극이 배치된다.
듀얼 다마신(Dual damascene), 사진 공정(Photo Masking process), 상부 전극(Top plate), 구리(copper)

Description

엠아이엠 캐패시터들 및 그의 제조 방법{MIM capacitors and method of fabricating the same}
도1은 본 발명의 실시예에 따른 엠아이엠 캐패시터를 나타낸 단면 구조도이다.
도2a 내지 도2g는 본 발명의 실시예에 따른 엠아이엠 캐패시터 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 엠아이엠 캐패시터 및 그의 제조 방법에 관한 것이다.
최근 고속 동작을 요구하는 아날로그 회로에서는 고용량의 캐패시터를 구현하기 위한 반도체 소자의 개발이 진행중이다. 일반적으로, 상기 캐패시터는 서로 중첩된 상부 전극 및 하부 전극과 아울러 이들 전극들 사이에 개재된 유전막으로 구성된다. 상기 캐패시터를 PIP(Polysilicon/Insulator/Polysilicon) 구조로 형성할 경우에는, 상기 폴리실리콘 전극과 유전막의 계면에서 산화 반응이 일어날 뿐만 아니라, 후속 열처리 공정에 의해 추가로 산화되어 전기적인 특성을 변화시키는 단 점이 있다. 또한, 폴리실리콘 전극들에 인가되는 전압의 크기에 따라 상기 캐패시터는 불균일한 정전 용량을 나타낸다. 예를 들어, 캐패시터 전극들이 n형 불순물로 도핑되고, 상부 전극에 음의 전압이 인가되면, 하부 전극의 표면에 정공들이 유기된다. 즉 하부 전극의 표면에 공핍층(Depletion layer)이 형성될 수 있으며, 이러한 공핍층의 폭은 음 전압의 크기에 따라 변화한다. 이로 인하여 캐패시터 정전 용량이 일정하지 않고 전극들에 인가되는 전압의 크기에 따라 변화된다. 결국, 캐패시턴스의 비선형적인 특성으로 인해 아날로그 회로를 갖는 반도체 소자에는 적합하지 못한 단점이 있다.
상기 PIP(Polysilicon/Insulator/Polysilicon) 캐패시터의 문제점을 해결하기 위하여 금속 전극들을 갖는 MIM(Metal/Insulator/Metal) 캐패시터가 제안되고 있다. 상기 MIM 캐패시터는 비저항이 작고 내부 공핍에 의한 기생 캐패시턴스 발생이 없기 때문에 고성능 반도체 소자에 주로 이용된다.
상기 고성능 반도체 소자를 제조하기 위해서는 낮은 전기적인 저항 및 높은 신뢰성을 갖는 금속 배선이 요구된다. 이러한 금속 배선 물질로 최근에는 구리를 전극으로 사용하는 MIM 캐패시터가 제안되고 있다. 그런데, 상기 구리는 RIE(Reactive Ion Etch) 방식을 이용한 패터닝이 어렵기 때문에 일반적으로 다마신(Damascene) 공정을 이용하여 금속 배선을 형성한다.
상기 MIM 캐패시터의 제조 방법이 미국특허 제6,472,721호에 "RF 캐패시터들 및 인덕터들을 포함하는 듀얼 다마신 배선 구조(Dual damascene interconnect structures that include radio frequency capacitors and inductors)" 라는 제목 으로 개시된바 있다.
상기 미국 특허 제6,472,721호에 개시된 발명은 듀얼 다마신에 의한 MIM 캐패시터를 포함하는 것으로, 보다 상세하게는 절연막 내에 다마신 공정으로 하부 구리 배선층 및 하부 전극층을 형성한 후 버퍼층 및 IMD 층을 형성한다. 상기 구조물 상에 사진 및 식각 공정을 진행하여 캐패시터 영역을 오픈하는 트렌치를 형성한다. 상기 트렌치에 버퍼층 및 유전막을 형성한다. 상기 유전막 상에 버퍼 층을 추가로 형성한 후에 사진 및 식각 공정을 진행하여 상기 하부 구리 배선을 노출시키는 식각 공정을 진행한다. 상기 하부 구리 배선 영역을 보호하기 위한 버퍼막을 형성한다. 상기 하부 구리 배선 영역과 캐패시터 영역을 금속으로 매립한 후 평탄화함으로써, 금속 배선 및 상부 전극을 형성한다.
그런데, 상기 미국 특허 제6,472,721호에 개시된 발명에 의한 MIM 캐패시터 제조 방법에 따르면, 상기 상부 전극 영역을 노출시키기 위한 사진 공정과 별도로 하부 구리 배선 영역을 노출시키기 위한 사진 공정을 진행함으로써, 사진 공정에 의한 제조 비용의 부담이 여전히 존재한다.
결과적으로, 사진 공정을 감소시킴으로써 제조 비용을 절감할 수 있도록 하는 MIM 캐패시터 제조 방법이 절실히 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 엠아이엠 캐패시터를 갖는 반도체 소자를 제공하되, 종래 기술에 비해 사진 공정 수를 감소시킬 수 있는 엠아이엠 캐패시터 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 다른 기술적 과제는, 정전 용량을 증가시킬 수 있는 엠아이엠 캐패시터 및 그의 제조 방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 엠아이엠 캐패시터들이 제공된다. 상기 엠아이엠 캐패시터들은 반도체 기판 상에 배치된 층간 절연막을 구비한다. 상기 층간 절연 내에 서로 이격된 하부 금속 배선 및 하부 금속 전극이 배치된다. 상기 하부 금속 배선 및 하부 금속 전극 각각의 상부에 캐핑막이 배치된다. 상기 하부 금속 배선, 상기 하부 금속 전극, 상기 캐핑막 및 상기 층간 절연막을 덮는 금속 층간 절연막이 배치된다. 상기 금속 층간 절연막을 관통하여 상기 하부 금속 배선을 노출시키는 비아홀이 배치된다. 상기 금속 층간 절연막 내에 배치되고 상기 비아홀의 상부를 가로지르는 상부 금속 배선 그루브가 배치된다. 상기 금속 층간 절연막을 관통하여 상기 하부 금속 전극을 노출시키는 적어도 하나의 캐패시터 트렌치 영역이 배치된다. 상기 상부 금속 배선 그루브를 채우되, 상기 비아홀을 통하여 상기 하부 금속 배선에 전기적으로 연결된 상부 금속 배선이 배치된다. 상기 캐패시터 트렌치 영역의 내벽을 덮은 유전막이 배치되고 상기 유전막에 의해 둘러싸여진 상기 커패시터 트렌치 영역을 채우는 상부 금속 전극이 배치된다.
몇몇 실시예들에서, 상기 층간 절연막은 상기 층간 절연막 내벽을 덮고 상기 하부 전극 및 하부 금속 배선을 감싸는 확산 방지막 패턴을 더 포함할 수 있다.
다른 실시예에서, 상기 캐패시터 트렌치 영역은 상기 캐패시터 트렌치 영역 내벽을 덮고 유전막을 감싸는 금속 박막을 더 포함할 수 있다. 상기 금속 박막은 Ti, Ta, W, TiN, TaN, WN, TiSiN, TaSiN, WSiN 의 일군에서 선택된 어느 하나일 수 있다.
또 다른 실시예들에서 상기 유전막 내벽을 덮고 상기 상부 금속 전극을 감싸는 확산 방지막 패턴을 더 포함할 수 있다. 상기 확산 방지막 패턴은 Ti, Ta, W, TiN, TaN, WN, TiSiN, TaSiN, WSiN 의 일군에서 선택된 어느 하나일 수 있다.
본 발명의 또 다른 양태에 따르면, 엠아이엠 캐패시터의 제조 방법이 제공된다. 이 방법은 반도체 기판에 층간 절연막을 형성하는 것을 포함한다. 상기 층간 절연막 내에 하부 금속 배선 및 하부 금속 전극을 형성한다. 상기 층간 절연막과 하부 금속 배선 및 하부 금속 전극을 덮는 금속 층간 절연막을 형성한다. 상기 금속 층간 절연막을 패터닝하여 상기 하부 금속 배선을 노출시키는 비아홀 및 상기 하부 금속 전극을 노출시키는 적어도 하나의 캐패시터 트렌치 영역을 동시에 형성한다. 상기 비아홀 내벽과 상기 캐패시터 트렌치 영역 내벽 및 상기 금속 층간 절연막 상부에 콘포멀하게 유전막을 형성한다. 상기 금속 층간 절연막에 비아홀 상부를 가로지르는 상부 금속 배선 그루브를 형성함과 동시에 상기 하부 금속 배선이 노출되도록 상기 비아홀 내벽의 유전막을 제거한다. 상기 비아홀과 상기 그루브 및 상기 캐패시터 트렌치 영역을 금속막으로 채운다. 상기 금속막 및 유전막을 평탄화시키어 상기 금속 층간 절연막 상부면을 노출시켜 상부 금속 배선 및 상부 금속 전극을 형성한다.
몇몇 실시예들에서, 상기 하부 금속 배선과 하부 금속 전극을 형성하는 것은 상기 층간 절연막에 사진/식각 공정을 사용하여 하부 금속 배선 트렌치 영역 및 하부 금속 전극 트렌치 영역을 형성한다. 상기 트렌치들이 매립되도록 금속막을 증착한다. 상기 금속막을 평탄화하여 상기 층간 절연막 상부면을 노출시켜 형성할 수 있다. 더 나아가, 상기 층간 절연막 내벽을 덮고 상기 하부 금속 배선 및 상기 하부 금속 전극을 감싸는 확산 방지막 패턴을 더 형성할 수 있다.
다른 실시예들에서, 상기 하부 금속 배선 및 하부 금속 전극 각각의 상부면에 캐핑막을 형성하는 것을 더 포함할 수 있다. 상기 캐핑막은 텅스텐막, 코발트 텅스텐 인화막, 코발트 텅스텐 보론막 중 선택된 어느 하나로 형성할 수 있다. 나아가, 상기 코발트 텅스텐 인화막 및 코발트 텅스텐 보론막은 무전해 도금 방식으로 형성할 수 있다.
또 다른 실시예들에서, 상기 캐패시터 트렌치 영역의 내벽을 덮고 상기 유전막을 감싸는 금속 박막을 형성하는 것을 더 포함할 수 있다. 상기 금속 박막은 Ti, Ta, W, TiN, TaN, WN, TiSiN, TaSiN, WSiN 의 일군에서 선택된 어느 하나로 형성할 수 있다.
또 다른 실시예들에서, 상기 상부 금속 배선 그루브 형성은 상기 금속 층간 절연막 상부에 상기 비아홀을 가로지르는 개구부를 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 금속 층간 절연막의 소정 깊이 까지 식각한다. 상기 식각 마스크로 이용한 포토레지스트 패턴을 제거하는 것을 포함할 수 있다. 더 나아가, 상기 포토레지스트 패턴 제거는 에싱(ashing) 방식 또는 유기 스트리퍼를 이용한 습식 식각 공정으로 실시할 수 있다.
또 다른 실시예들에서, 상기 유전막을 형성한 후에 상기 유전막을 덮는 희생 산화막을 형성하되, 상기 상부 금속 배선 그루브를 형성한 후에 상기 희생 산화막을 제거하는 것을 더 포함할 수 있다. 상기 희생 산화막은 상기 유전막과 높은 식각 선택비를 갖는 물질로 형성할 수 있다.
또다른 실시예들에서, 상기 비아홀과 그루브 내벽 및 상기 유전막을 덮는 확산 방지막 패턴을 형성하는 것을 더 포함할 수 있다. 상기 확산 방지막 패턴은 Ti, Ta, W, TiN, TaN, WN, TiSiN, TaSiN, WSiN 의 일군에서 선택된 어느 하나로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도1은 본 발명의 실시예에 따른 엠아이엠 캐패시터를 나타낸 단면 구조도이다.
도1을 참조하면, 반도체 기판(100) 상에 층간 절연막(102)이 배치된다. 상기 층간 절연막(102) 내에 서로 이격된 하부 금속 배선 트렌치 영역(102a) 및 하부 금속 전극 트렌치 영역(102b)이 배치된다. 상기 하부 금속 배선 트렌치 영역(102a)에는 상기 하부 금속 배선 트렌치 영역(102a)을 덮는 제 1 확산 방지막 패턴(104a) 및 상기 제 1 확산 방지막 패턴(104b)에 둘러싸여진 하부 금속 배선(106a)이 배치된다. 상기 하부 금속 전극 트렌치 영역(102b)에는 상기 상부 하부 금속 전극 트렌치 영역(102b)을 덮은 제 2 확산 방지막 패턴(104b) 및 상기 제 2 확산 방지막 패턴(104b)에 의해 둘러싸여진 하부 금속 전극(106b)이 배치된다. 상기 하부 금속 배선(106a) 및 하부 금속 전극(106b) 상부면에 각각 캐핑막(108a,108b)이 배치된다. 상기 하부 금속 배선(106a), 상기 하부 금속 전극(106b), 상기 캐핑막(108a,108b) 및 상기 층간 절연막(102)을 덮는 금속 층간 절연막(110)이 배치된다. 상기 금속 층간 절연막(110)은 비아홀(110a), 상부 금속 배선 그루브(118) 및 적어도 하나의 커패시터 트렌치 영역(110b)을 구비한다. 상기 비아홀(110a)은 상기 금속 층간 절연막(110)을 관통하여 상기 하부 금속 배선(106a)을 노출시키도록 배치된다. 상기 상부 금속 배선 그루브(118)는 상기 금속 층간 절연막(110) 내에 상기 비아홀 상부를 가로질러 배치된다. 상기 비아홀(110a) 및 상부 금속 배선 그루브(118)는 내벽을 덮는 제 3 확산 방지막 패턴(120a)이 배치된다. 상기 제 3 확산 방지막 패턴(120a)에 의해 둘러 싸여지고 상기 비아홀(110a) 및 상부 금속 배선 그루브(118)를 채우는 상부 금속 배선(112a)이 배치된다. 상기 커패시터 트렌치 영역(110b)은 상기 금속 층간 절연막(110)을 관통하여 상기 하부 금속 전극(106b)을 노출시키도록 배치된다. 상기 커패시터 트렌치 영역(110b) 내벽을 덮는 금속 박막(112)이 배치된다. 상기 금속 박막(112)을 덮는 유전막(114)이 배치되고, 상기 유전막(114) 내벽을 덮는 제 4 확산 방지막 패턴(120b)이 배치된다. 상기 제 4 확산 방지막 패턴(120b)에 의해 둘러 싸여지고 상기 커패시터 트렌치 영역(110b)을 채우는 상부 금속 전극(122b)이 배치된다.
도2a 내지 도2f는 본 발명의 실시예에 따른 엠아이엠 캐패시터 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도2a를 참조하면, 반도체 기판(100) 상에 층간 절연막(102)을 형성한다. 상기 층간 절연막(102)을 사진/식각 공정을 사용하여 패터닝하여 하부 금속 배선 트렌치 영역(102a) 및 적어도 하나의 하부 금속 전극 트렌치 영역(102b)을 형성한다. 이때, 상기 하부 금속 전극 트렌치 영역(102b)을 하나 이상의 복수개로 형성함으로써 캐패시터 정전 용량을 증가시킬 수 있다. 상기 트렌치 영역들(102a,102b)을 갖는 반도체 기판(100) 상에 상기 트렌치 영역들(102a,102b)을 채우는 하부 금속막을 형성한다. 상기 하부 금속막은 고신뢰성 금속막(high reliable metal layer), 예컨대 구리막을 이용할 수 있다. 상기 하부 금속막을 형성하기 전에 상기 트렌치 영역들(102a,102b) 내벽에 확산 방지막을 콘포멀하게 형성할 수 있다. 상기 확산 방지막은 타이타늄(Ti), 탄탈륨(Ta) 또는 텅스텐(W)막 중 선택된 어느 하나로 형성할 수 있다. 상기 확산 방지막은 타이타늄(Ti), 탄탈륨(Ta) 또는 텅스텐(W)막 중 선택된 어느 하나를 포함하는 질화막, 예를 들면 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN) 또는 텅스텐 질화막(WN)으로 형성할 수 있다. 상기 확산 방지막은 타이타늄(Ti), 탄탈륨(Ta) 또는 텅스텐(W)을 포함하는 3원계 질화막, 예를 들면 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 실리콘 질화막(TaSiN) 또는 텅스텐 실리콘 질화막(WSiN)으로 형성할 수 있다.
상기 하부 금속막 및 확산 방지막을 평탄화시키어 상기 층간 절연막(102)의 상부면을 노출시킨다. 그 결과, 상기 하부 금속 배선 트렌치 영역(102a)의 내벽을 덮는 제 1 확산 방지막 패턴(104a) 및 상기 제 1 확산 방지막 패턴(104a)에 의해 둘러싸여진 하부 금속 배선(106a)이 형성되고, 상기 하부 금속 전극 트렌치 영역(102b)의 내벽을 덮는 제 2 확산 방지막 패턴(104b) 및 상기 제 2 확산 방지막 패턴(104b)에 의해 둘러 싸여진 하부 금속 전극(106b)이 형성된다.
도2b를 참조하면, 상기 하부 금속 배선(106a) 및 하부 금속 전극(106b)을 갖는 반도체 기판(100) 상에 금속 층간 절연막(110)을 형성한다. 이에 더하여, 상기 하부 금속 배선(106a) 및 하부 금속 전극(106b) 각각의 상부면에 선택적인 금속 증착 방식으로 캐핑막(108a, 108b)을 형성하는 공정을 더 실시할 수 있다. 상기 캐핑막(108a, 108b)은 후속의 포토레지스트 에싱(ashing) 공정에 의한 하부의 금속 배선(106a) 및 하부 금속 전극(106b) 표면 산화를 방지하기 위한 보호막이다. 상기 캐핑막(108a, 108b)은 화학 증착 방식에 의한 텅스텐막, 무전해 도금 방식으로 증착한 코발트 텅스텐 인화막(CoWP) 또는 무전해 도금 방식으로 증착한 코발트 텅스텐 보론막(CoWB) 중 하나로 형성할 수 있다.
한편, 상기 하부 금속 배선(106a) 및 하부 금속 전극(106b) 수직 상단부의 금속 층간 절연막(110) 상에 개구부들을 갖는 포토레지스트 패턴(PR1)을 형성한다. 상기 포토레지스트 패턴(PR1)을 이용하여 사진/식각 공정으로 상기 금속 층간 절연막(110)을 패터닝하여 상기 하부 금속 배선(102a) 및 하부 금속 전극(102b)을 각각 노출시키는 비아홀(110a) 및 캐패시터 트렌치 영역(110b)을 형성한다. 이때, 상기 캐핑막(108a,108b)이 형성된 경우에는 상기 비아홀(110a) 및 캐패시터 트렌치 영역(110b)은 상기 캐핑막(108a,108b)을 노출시키도록 형성된다.
도2c를 참조하면, 상기 포토레지스트 패턴(PR1)을 제거한다. 상기 포토레지스트 패턴(PR1)은 에싱(ashing) 공정 또는 유기 스트리퍼를 이용한 습식 식각 공정을 실시하여 제거할 수 있다. 상기 포토레지스트 패턴(PR1)의 주성분은 C, H, O의 원자들로 구성되어있는 폴리머이므로 에싱(ashing) 공정에서는 주로 O2 가스를 사용하여 CO, CO2 등의 휘발성 반응생성물 생성을 통해 제거하게 된다. 이에, 상기 하부 금속 배선(106a) 및 하부 금속 전극(106b) 표면이 상기 O2 가스에 의한 산화가 발생할 수 있으므로, 도2b의 캐핑막(108a,108b)이 형성되지 않은 경우 유기 스트리퍼를 이용한 습식 식각 공정으로 상기 포토레지스트 패턴(PR1)을 제거하는 것이 바람직하다. 상기 유기 스트리퍼는 알킬 암모늄 하이드록사이드 계열의 유기화합물을 이용할 수 있다.
상기 비아홀(110a) 내벽과 캐패시터 트렌치 영역(110b) 내벽 및 상기 금속 층간 절연막(110) 상부면을 덮는 금속 박막(112)을 콘포멀하게 형성할 수 있다. 상기 금속 박막(112)에 의해 상기 캐패시터 트렌치 영역(110)의 측면까지 하부 전극이 연장되어 정전 용량을 확보할 수 있는 효과를 얻을 수 있다. 상기 금속 박막(112)은, 타이타늄(Ti), 탄탈륨(Ta) 또는 텅스텐(W)막으로 형성할 수 있다. 상기 금속 박막은(112) 타이타늄(Ti), 탄탈륨(Ta) 또는 텅스텐(W)막 중 선택된 어느 하나를 포함하는 질화막, 예를 들면 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN) 또는 텅스텐 질화막(TaN)으로 형성할 수 있다. 상기 금속 박막은 타이타늄(Ti), 탄탈륨(Ta) 또는 텅스텐(W)을 포함하는 3원계 질화막, 예를 들면 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 실리콘 질화막(TaSiN) 또는 텅스텐 실리콘 질화막(WSiN)으로 형성할 수 있다.
도2d를 참조하면, 상기 금속 박막(112)을 덮는 유전막(114)을 콘포멀하게 형 성할 수 있다. 상기 유전막(114)은 실리콘 질화막(SiN) 또는 실리콘 질화막(SiN)과 실리콘 산화막(SiO2)의 조합막으로 형성할 수 있다. 상기 유전막(114)을 실리콘 질화막(SiN)과 실리콘 산화막(SiO2)의 조합막으로 형성할 경우 상기 하부 금속 배선(102a) 상부면 및 상기 하부 금속 전극(102b) 산화를 방지하기 위하여 상기 실리콘 질화막(SiN)을 하부에 형성하는 것이 바람직하다. 상기 유전막(114)은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 탄탈륨산화막(TaO), 란탄산화막(LaO), 에스티막(ST), 비에스티막(BST), 피지티막(PZT), 지르코늄 산화막(ZrO) 중 선택된 어느 하나 또는 이들 중 선택된 어느 하나를 포함하는 질화막으로 형성할 수 있다. 또는, 상기 유전막(114)은 상기 언급된 막들 중에 선택된 두가지 이상의 다중막(multi layer)으로 형성할 수 있다.
도2e를 참조하면, 상기 유전막(114)을 덮는 희생 산화막(116)을 콘포멀하게 형성할 수 있다. 상기 희생 산화막(116)은 상기 유전막(114)과의 식각 선택비가 큰 물질 예를 들어, 실리콘 산화막(SiO2)으로 형성할 수 있다. 상기 희생 산화막(116)은 후속 포토레지스트 물질 제거시 유전막(112)의 데미지를 방지하기 위한 것이다.
한편, 상기 비아홀(110a) 상부를 가로지르는 개구부를 갖도록 포토레지스트 패턴(PR2)을 형성한다. 상기 포토레지스트 패턴(PR2)을 식각 마스크 사용하여 상기 희생 산화막(116), 유전막(114) 및 금속 박막(112)을 순차적으로 식각한다. 그런 후에 상기 식각 공정에 의해 노출된 상기 금속 층간 절연막(110)을 소정 깊이까지 식각한다. 이로써, 상기 금속 층간 절연막(110) 내에 형성되고, 상기 비아홀(110a) 상부를 가로지르는 상부 금속 배선 그루브(118)가 형성된다. 상기 상부 금속 배선 그루부(118)는 상기 희생 산화막(116), 유전막(114), 금속 박막(112) 및 상기 금속 층간 절연막(110)을 동시에 식각하여 형성할 수도 있다.
도2f를 참조하면, 상기 식각 공정에 이용된 포토레지스트 패턴(PR2)을 제거한다. 상기 포토레지스트 패턴(PR2)은 에싱(ashing) 공정 또는 유기 스트리퍼를 이용한 습식 식각 공정을 실시하여 제거할 수 있다. 상기 포토레지스트 패턴(PR2)의 주성분은 C, H, O의 원자들로 구성되어 있는 폴리머이므로 에싱(ashing) 공정에서는 주로 O2 가스를 사용하여 CO, CO2 등의 휘발성 반응생성물 생성을 통해 제거하게 된다. 이에, 상기 하부 금속 배선(106a) 및 하부 금속 전극(106b) 표면이 상기 O2 가스에 의한 산화가 발생할 수 있으므로, 도2b의 캐핑막(108a,108b)이 형성되지 않은 경우 유기 스트리퍼를 이용한 습식 식각 공정으로 상기 포토레지스트 패턴(PR2)을 제거하는 것이 바람직하다. 상기 유기 스트리퍼는 알킬 암모늄 하이드록사이드 계열의 유기화합물을 이용할 수 있다.
한편, 상기 유전막(112)을 보호하기 위해 형성한 희생 산화막(114)을 제거할 수 있다. 상기 희생 산화막(116)은 상기 유전막(112)과의 식각 선택비가 높은 식각 용액으로 제거할 수 있다. 예를 들어, 불산(HF) 용액을 이용하여 제거할 수 있다.
이어서, 상기 금속 배선 그루브(118)가 형성된 반도체 기판(100) 전면에 확산 방지막(120)을 콘포멀하게 형성할 수 있다. 상기 확산 방지막(120)은 타이타늄(Ti), 탄탈륨(Ta) 또는 텅스텐(W)막 중 선택된 어느 하나로 형성할 수 있다. 상기 확산 방지막(120)은 타이타늄(Ti), 탄탈륨(Ta) 또는 텅스텐(W)막 중 선택된 어느 하나를 포함하는 질화막, 예를 들면 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN) 또는 텅스텐 질화막(WN)으로 형성할 수 있다. 상기 확산 방지막(120)은 타이타늄(Ti), 탄탈륨(Ta) 또는 텅스텐(W)을 포함하는 3원계 질화막, 예를 들면 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 실리콘 질화막(TaSiN) 또는 텅스텐 실리콘 질화막(WSiN)으로 형성할 수 있다.
도2g를 참조하면, 상기 금속 배선 그루브(118), 비아홀(110a) 및 캐패시터 트렌치 영역(110b)을 채우는 상부 금속막을 형성한다. 상기 상부 금속막은 고신뢰성 금속막(high reliable metal layer), 예컨대 구리막으로 형성할 수 있다. 상기 구리막은 화학 기상 증착 방식(CVD : Chemical vapor deposition), 전기 도금 방식, 또는 무전해 도금 방식으로 형성할 수 있다.
상기 확산 방지막(120), 유전막(114), 금속 박막(112) 및 상부 금속막을 평탄화시키어 상기 금속 층간 절연막(110) 상부면을 노출시킨다. 그 결과, 상기 상부 금속 배선 그루브(118)와 비아홀(110a) 내벽을 덮는 제 3 확산 방지막 패턴(120a) 및 상기 제 3 확산 방지막 패턴(120a)에 의해 둘러싸여진 상부 금속 배선(122a)이 형성된다. 이와 더불어 상기 유전막(112) 내벽을 덮는 제 4 확산 방지막 패턴(120b) 및 상기 제 4 확산 방지막 패턴(120b)에 의해 둘러싸여진 상부 금속 전극(122b)이 형성된다.
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상기 본 발명의 엠아이엠 캐패시터 및 그의 제조 방법에 따르면, 상부 금속 배선 및 상부 전극을 다마신 방법으로 동시에 형성함으로써, 사진 공정을 간소화하 여 비용 절감을 할 수 있다. 뿐만 아니라, 하부 구리 배선 상부 및 하부 금속 전극 상부면에 산화에 대한 보호막으로 캐핑막을 형성함으로써, 후속 포토레지스트 제거 공정을 에싱(ashing) 공정으로 진행해도 금속 배선이 산화되지 않는다. 이에 더하여, 유전막 형성 전에 캐패시터 영역에 금속 박막을 추가로 형성하여 하부 전극을 연장함으로써 측면에서의 정전 용량을 추가로 확보할 수 있다.
상기 본 발명에 따르면, 종래 기술에 비해 사진 공정을 감소시켜 비용 절감의 효과를 얻을 수 있다.
또한, 에싱(ashing) 방법을 적용한 포토레지스트 제거시 하부 구리 배선 산화를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
그리고, 상부 전극의 측면으로 하부 전극을 연장하여 캐패시터 정전 용량을 증가시킬 수 있다.

Claims (31)

  1. 반도체 기판 상에 배치된 층간 절연막;
    상기 층간 절연막 내에 배치되고 서로 이격된 하부 금속 배선 및 하부 금속 전극;
    상기 하부 금속 배선 및 하부 금속 전극 각각의 상부에 배치된 캐핑막;
    상기 하부 금속 배선, 상기 하부 금속 전극, 상기 캐핑막 및 상기 층간 절연막을 덮는 금속 층간 절연막;
    상기 금속 층간 절연막을 관통하여 상기 하부 금속 배선 상의 상기 캐핑막을 노출시키는 비아홀;
    상기 금속 층간 절연막 내에 배치되고 상기 비아홀의 상부를 가로지르는 상부 금속 배선 그루브;
    상기 금속 층간 절연막을 관통하여 상기 하부 금속 전극 상의 상기 캐핑막을 노출시키는 적어도 하나의 캐패시터 트렌치 영역;
    상기 상부 금속 배선 그루브를 채우되, 상기 비아홀을 통하여 상기 하부 금속 배선에 전기적으로 연결된 상부 금속 배선;
    상기 캐패시터 트렌치 영역의 내벽을 덮은 유전막; 및
    상기 유전막에 의해 둘러싸여진 상기 커패시터 트렌치 영역을 채우는 상부 금속 전극을 포함하는 엠아이엠 캐패시터.
  2. 제 1항에 있어서,
    상기 층간 절연막 내벽을 덮고 상기 하부 금속 전극 및 하부 금속 배선을 감싸는 확산 방지막 패턴을 더 포함하는 것을 특징으로 하는 엠아이엠 캐패시터.
  3. 제 2항에 있어서,
    상기 확산 방지막은 Ti, Ta, W, TiN, TaN, WN, TiSiN, TaSiN, WSiN 의 일군에서 선택된 어느 하나인 것을 특징으로 하는 엠아이엠 캐패시터.
  4. 제 1항에 있어서,
    상기 캐패시터 트렌치 영역 내벽을 덮고 상기 유전막을 감싸는 금속 박막을 더 포함하는 것을 특징으로 하는 엠아이엠 캐패시터.
  5. 제 1항에 있어서,
    상기 캐핑막은 텅스텐막, 코발트 텅스텐 인화막, 코발트 텅스텐 보론막 중 선택된 어느 하나인 것을 특징으로 하는 특징으로 하는 엠아이엠 캐패시터.
  6. 제 5항에 있어서,
    상기 코발트 텅스텐 인화막 및 코발트 텅스텐 보론막은 무전해 도금 방식에 의해 이루어진 것을 특징으로 하는 엠아이엠 캐패시터.
  7. 제 1항에 있어서,
    상기 상부 금속 배선 및 상부 금속 전극은 화학 기상 증착 방식, 전기적 도금 방식 또는 무전해 도금 방식에 의해 이루어진 것을 특징으로 하는 엠아이엠 캐패시터.
  8. 제 1항에 있어서,
    상기 유전막, 상기 비아홀 및 상기 상부 금속 배선 그루브를 내벽을 덮고, 상기 상부 금속 배선 및 상기 상부 금속 전극을 감싸는 확산 방지막 패턴을 더 포함하는 것을 특징으로 하는 엠아이엠 캐패시터.
  9. 제 8항에 있어서,
    상기 확산 방지막 패턴은 Ti, Ta, W, TiN, TaN, WN, TiSiN, TaSiN, WSiN 의 일군에서 선택된 어느 하나인 것을 특징으로 하는 엠아이엠 캐패시터.
  10. 반도체 기판 상에 배치된 층간 절연막;
    상기 층간 절연막 내에 배치되고 서로 이격된 하부 금속 배선 및 하부 금속 전극;
    상기 하부 금속 배선, 상기 하부 금속 전극 및 상기 층간 절연막을 덮는 금속 층간 절연막;
    상기 금속 층간 절연막을 관통하여 상기 하부 금속 배선을 노출시키는 비아홀;
    상기 금속 층간 절연막 내에 배치되고 상기 비아홀의 상부를 가로지르는 상부 금속 배선 그루브;
    상기 금속 층간 절연막을 관통하여 상기 하부 금속 전극을 노출시키는 적어도 하나의 캐패시터 트렌치 영역;
    상기 상부 금속 배선 그루브를 채우되, 상기 비아홀을 통하여 상기 하부 금속 배선에 전기적으로 연결된 상부 금속 배선;
    상기 캐패시터 트렌치 영역의 내벽을 덮은 금속 박막;
    상기 금속 박막 내벽을 덮는 유전막; 및
    상기 유전막에 의해 둘러싸여진 상기 커패시터 트렌치 영역을 채우는 상부 금속 전극을 포함하는 엠아이엠 캐패시터.
  11. 제 10항에 있어서,
    상기 층간 절연막 내벽을 덮고 상기 하부 전극 및 상기 하부 금속 배선을 감싸는 확산 방지막 패턴을 더 포함하는 것을 특징으로 하는 엠아이엠 캐패시터.
  12. 제 11항에 있어서,
    상기 확산 방지막 패턴은 Ti, Ta, W, TiN, TaN, WN, TiSiN, TaSiN, WSiN 의 일군에서 선택된 어느 하나인 것을 특징으로 하는 엠아이엠 캐패시터.
  13. 제 10항에 있어서,
    상기 상부 금속 배선 및 상부 금속 전극은 화학 기상 증착 방식, 전기적 도금 방식 또는 무전해 도금 방식에 의해 이루어진 것을 특징으로 하는 엠아이엠 캐패시터.
  14. 제 10항에 있어서,
    상기 금속 박막은 Ti, Ta, W, TiN, TaN, WN, TiSiN, TaSiN, WSiN 의 일군에서 선택된 어느 하나인 것을 특징으로 하는 엠아이엠 캐패시터.
  15. 제 10항에 있어서,
    상기 유전막, 상기 비아홀 및 상기 상부 금속 배선 그루브를 내벽을 덮고, 상기 상부 금속 배선 및 상기 상부 금속 전극을 감싸는 확산 방지막 패턴을 더 포함하는 것을 특징으로 하는 엠아이엠 캐패시터.
  16. 제 15항에 있어서,
    상기 확산 방지막 패턴은 Ti, Ta, W, TiN, TaN, WN, TiSiN, TaSiN, WSiN 의 일군에서 선택된 어느 하나인 것을 특징으로 하는 엠아이엠 캐패시터.
  17. 반도체 기판에 층간 절연막을 형성하고,
    상기 층간 절연막 내에 하부 금속 배선 및 하부 금속 전극을 형성하고,
    상기 층간 절연막과 하부 금속 배선 및 하부 금속 전극을 덮는 금속 층간 절연막을 형성하고,
    상기 금속 층간 절연막을 패터닝하여 상기 하부 금속 배선을 노출시키는 비아홀 및 상기 하부 금속 전극을 노출시키는 적어도 하나의 캐패시터 트렌치 영역을 동시에 형성하고,
    상기 비아홀 내벽과 상기 캐패시터 트렌치 영역 내벽 및 상기 금속 층간 절연막 상부에 콘포멀하게 유전막을 형성하고,
    상기 금속 층간 절연막에 상기 비아홀 상부를 가로지르는 상부 금속 배선 그루브를 형성함과 동시에 상기 하부 금속 배선이 노출되도록 상기 비아홀 내벽의 유전막을 제거하고,
    상기 비아홀과 상기 그루브 및 상기 캐패시터 트렌치 영역을 금속막으로 채우고,
    상기 금속막 및 유전막을 평탄화시키어 상기 금속 층간 절연막 상부면을 노출시켜 상부 금속 배선 및 상부 금속 전극을 형성하는 것을 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  18. 제 17항에 있어서,
    상기 하부 금속 배선과 하부 금속 전극을 형성하는 것은
    상기 층간 절연막에 사진/식각 공정을 사용하여 하부 금속 배선 트렌치 영역 및 하부 금속 전극 트렌치 영역을 형성하고,
    상기 트렌치들이 매립되도록 금속막을 증착하고,
    상기 금속막을 평탄화하여 상기 층간 절연막 상부면을 노출시키는 것을 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  19. 제 18항에 있어서,
    상기 층간 절연막 내벽을 덮고 상기 하부 금속 배선 및 하부 금속 전극을 감싸는 확산 방지막 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  20. 제 17항에 있어서,
    상기 하부 금속 배선 및 하부 금속 전극 각각의 상부면에 캐핑막을 형성하는 것을 더 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  21. 제 20항에 있어서,
    상기 캐핑막은 텅스텐막, 코발트 텅스텐 인화막, 코발트 텅스텐 보론막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  22. 제 21항에 있어서,
    상기 코발트 텅스텐 인화막 및 코발트 텅스텐 보론막은 무전해 도금 방식으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  23. 제 17항에 있어서,
    상기 캐패시터 트렌치 영역의 내벽을 덮고 상기 유전막을 감싸는 금속 박막을 형성하는 것을 더 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  24. 제 23항에 있어서,
    상기 금속 박막은 Ti, Ta, W, TiN, TaN, WN, TiSiN, TaSiN, WSiN 의 일군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  25. 제 17항에 있어서,
    상기 상부 금속 배선 그루브 형성은
    상기 금속 층간 절연막 상부에 상기 비아홀을 가로지르는 개구부를 갖는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 금속 층간 절연막을 소정 깊이로 식각하고,
    상기 식각 마스크로 이용한 포토레지스트 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  26. 제 25항에 있어서,
    상기 포토레지스트 패턴 제거는 에싱(ashing) 방식 또는 유기 스트리퍼를 이 용한 습식 식각 공정으로 제거하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  27. 제 17항에 있어서,
    상기 유전막을 형성한 후에 상기 유전막을 덮는 희생 산화막을 형성하는 것과;
    상기 상부 금속 배선 그루브를 형성한 후에 상기 희생 산화막을 제거하는 것을 더 포함하는 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  28. 제 27항에 있어서,
    상기 희생 산화막은 상기 유전막과 높은 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  29. 제 17항에 있어서,
    상기 상부 금속 배선 및 상기 상부 금속 전극은 화학 기상 증착 방식, 전기적 도금 방식 또는 무전해 도금 방식으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  30. 제 17항에 있어서,
    상기 비아홀과 상기 상부 금속 배선 그루브 및 상기 상부 금속 전극을 덮는 확산 방지막 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
  31. 제 30항에 있어서,
    상기 확산 방지막 패턴은 Ti, Ta, W, TiN, TaN, WN, TiSiN, TaSiN, WSiN 의 일군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 제조 방법.
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