JPS63234555A - 半導体装置 - Google Patents
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- JPS63234555A JPS63234555A JP62069519A JP6951987A JPS63234555A JP S63234555 A JPS63234555 A JP S63234555A JP 62069519 A JP62069519 A JP 62069519A JP 6951987 A JP6951987 A JP 6951987A JP S63234555 A JPS63234555 A JP S63234555A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000003990 capacitor Substances 0.000 claims abstract description 46
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000000463 material Substances 0.000 claims abstract description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 238000009413 insulation Methods 0.000 claims description 5
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 33
- 229920005591 polysilicon Polymers 0.000 abstract description 29
- 239000011229 interlayer Substances 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 239000002356 single layer Substances 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体装置に関するもので、例えばＤＲＡＭ
におけるメモリセルキャパシタとして使用されるもので
ある。
におけるメモリセルキャパシタとして使用されるもので
ある。
（従来の技術）
従来、ＤＲＡＭのメモリセルに使用される溝型キャパシ
タは、例えば第３図に示すように構成されている。第３
図において、１１はＰ型のシリコン基板、１２はこのシ
リコン基板１１の表面に形成された溝、Ｕはこの溝の主
表面に沿って形成されデータを電荷として保持するため
のキャパシタ、旦はデータの書込みおよび読出しを行な
うための転送ゲートで、上記キャパシタ旦は、上記溝１
２内のシリコン基板１１表面に形成されたＮ＋型の拡散
層１５を一方の電極、ポリシリコン層１６を他方の電極
、シリコン酸化膜１７．シリコン窒化膜１８．シリコン
酸化ｌ！１９の三層構造膜をキャパシタ絶縁膜として構
成される。また、上記転送ゲート旦は、上記Ｎ＋型型数
散層５をドレイン、Ｎ＋型型数散層２０ソース、ポリシ
リコン層２１をゲート電極として構成される。そして、
上記ポリシリコン層１６上には層間絶縁膜２２が形成さ
れている。
タは、例えば第３図に示すように構成されている。第３
図において、１１はＰ型のシリコン基板、１２はこのシ
リコン基板１１の表面に形成された溝、Ｕはこの溝の主
表面に沿って形成されデータを電荷として保持するため
のキャパシタ、旦はデータの書込みおよび読出しを行な
うための転送ゲートで、上記キャパシタ旦は、上記溝１
２内のシリコン基板１１表面に形成されたＮ＋型の拡散
層１５を一方の電極、ポリシリコン層１６を他方の電極
、シリコン酸化膜１７．シリコン窒化膜１８．シリコン
酸化ｌ！１９の三層構造膜をキャパシタ絶縁膜として構
成される。また、上記転送ゲート旦は、上記Ｎ＋型型数
散層５をドレイン、Ｎ＋型型数散層２０ソース、ポリシ
リコン層２１をゲート電極として構成される。そして、
上記ポリシリコン層１６上には層間絶縁膜２２が形成さ
れている。
上記キャパシタ絶縁膜となる三層構造膜の形成は、まず
シリコン基板１１の主表面に形成された溝１２の表面を
熱酸化してシリコン酸化膜１１を形成し、このシリコン
酸化膜１７上に例えばＬＰＣＶＤ法によりシリコン窒化
膜１８を形成した後、このシリコン窒化膜１８の表面を
熱酸化してシリコン酸化膜１９を形成することにより行
なう。このような三層構造膜を使用するのは、シリコン
窒化膜１８は比誘電率が大きく同一のパターン面積であ
れば大きな容量のキャパシタが形成できるという利点を
有する反面、リーク電流が大きいという欠点を持ってい
るためである。すなわち、シリコン窒化膜１８とシリコ
ン酸化膜１７．１９と組合わせることによって、大きな
容量で且つリーク電流が少ないという優れた特性のキャ
パシタを得ている。
シリコン基板１１の主表面に形成された溝１２の表面を
熱酸化してシリコン酸化膜１１を形成し、このシリコン
酸化膜１７上に例えばＬＰＣＶＤ法によりシリコン窒化
膜１８を形成した後、このシリコン窒化膜１８の表面を
熱酸化してシリコン酸化膜１９を形成することにより行
なう。このような三層構造膜を使用するのは、シリコン
窒化膜１８は比誘電率が大きく同一のパターン面積であ
れば大きな容量のキャパシタが形成できるという利点を
有する反面、リーク電流が大きいという欠点を持ってい
るためである。すなわち、シリコン窒化膜１８とシリコ
ン酸化膜１７．１９と組合わせることによって、大きな
容量で且つリーク電流が少ないという優れた特性のキャ
パシタを得ている。
しかし、上述した構造のキャパシタは、キャパシタ電極
１６の下には溝１２の内側にも外側にも耐酸化性絶縁膜
としてのシリコン窒化膜１８が存在するため、上記層間
絶縁膜２２をポリシリコン層１６の酸化によって形成し
ようとするとゲートエツジ１６ａが厚く酸化されず、形
成したポリシリコン酸化膜（層間絶縁膜）２２のオーバ
ーハング形状の原因となってゲート耐圧が低下するとい
う欠点がある。
１６の下には溝１２の内側にも外側にも耐酸化性絶縁膜
としてのシリコン窒化膜１８が存在するため、上記層間
絶縁膜２２をポリシリコン層１６の酸化によって形成し
ようとするとゲートエツジ１６ａが厚く酸化されず、形
成したポリシリコン酸化膜（層間絶縁膜）２２のオーバ
ーハング形状の原因となってゲート耐圧が低下するとい
う欠点がある。
（発明が解決しようとする問題点）
上述したように、キャパシタ絶縁膜としてシリコン窒化
膜を含む従来の半導体装置では、層間絶縁膜をキャパシ
タ電極となるポリシリコン層の酸化によって形成すると
ゲートエツジが酸化されず、形成した層間絶縁膜のオー
バーハング形状の原因となってゲート耐圧が低下する欠
点がある。
膜を含む従来の半導体装置では、層間絶縁膜をキャパシ
タ電極となるポリシリコン層の酸化によって形成すると
ゲートエツジが酸化されず、形成した層間絶縁膜のオー
バーハング形状の原因となってゲート耐圧が低下する欠
点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、層間絶縁膜のゲートエツジに
おけるオーバーハング形状の発生によるゲート耐圧の低
下を防止できる半導体装置を提供することである。
その目的とするところは、層間絶縁膜のゲートエツジに
おけるオーバーハング形状の発生によるゲート耐圧の低
下を防止できる半導体装置を提供することである。
［発明の構成］
（問題点を解決するための手段）
すなわち、この発明においては、上記の目的を達成する
ために、溝の内面および溝の半導体基板表面と接するコ
ーナー部の少なくとも一部に形成され、シリコン酸化膜
以上の比誘電率を有し且つ電子またはホールのトラップ
が大きい材質からなる絶縁膜と、この絶縁膜に接して上
記溝の外部の半導体基板上に形成されるシリコン酸化膜
とからキャパシタ絶縁膜を構成し、キャパシタ電極を上
記溝の外部の半導体基板上に形成されるシリコン酸化膜
上にゲートエツジがくるように形成している。
ために、溝の内面および溝の半導体基板表面と接するコ
ーナー部の少なくとも一部に形成され、シリコン酸化膜
以上の比誘電率を有し且つ電子またはホールのトラップ
が大きい材質からなる絶縁膜と、この絶縁膜に接して上
記溝の外部の半導体基板上に形成されるシリコン酸化膜
とからキャパシタ絶縁膜を構成し、キャパシタ電極を上
記溝の外部の半導体基板上に形成されるシリコン酸化膜
上にゲートエツジがくるように形成している。
（作用）
上記のように構成することにより、ゲートエツジ部のキ
ャパシタ絶縁膜としてシリコン酸化膜を形成しているの
で、キャパシタ電極となるポリシリコン層を熱酸化して
層間絶縁膜（ポリシリコン酸化膜）を形成する場合に、
ポリシリコン酸化膜のオーバーハング形状の形成を防止
できゲート耐圧の低下を防止できる。しかも、電界が集
中し易い溝型キャパシタのコーナー部にはシリコン酸化
膜以上の比誘電率を有し且つ電子またはホールのトラッ
プが大きい材質からなる絶縁膜を形成しているので、キ
ャパシタ絶縁膜を単層のシリコン酸化膜で形成した場合
よりも高耐圧化でき、且つ同一面積であれば大きな容量
が得られる。
ャパシタ絶縁膜としてシリコン酸化膜を形成しているの
で、キャパシタ電極となるポリシリコン層を熱酸化して
層間絶縁膜（ポリシリコン酸化膜）を形成する場合に、
ポリシリコン酸化膜のオーバーハング形状の形成を防止
できゲート耐圧の低下を防止できる。しかも、電界が集
中し易い溝型キャパシタのコーナー部にはシリコン酸化
膜以上の比誘電率を有し且つ電子またはホールのトラッ
プが大きい材質からなる絶縁膜を形成しているので、キ
ャパシタ絶縁膜を単層のシリコン酸化膜で形成した場合
よりも高耐圧化でき、且つ同一面積であれば大きな容量
が得られる。
６一
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図はこの発明の概念について説明するための
もので、溝型キャパシタの構成のみを示している。図に
おけるＰ型シリコン基板（半導体基板）２３の主表面に
は溝２４が形成され、この溝２４に沿ったシリコン基板
２３の表面領域には、キャパシタの一方のＮ極となるＮ
＋型の拡散層２５が形成される。上記溝２４内のシリコ
ン基板２３の表面、およびこの溝２４とシリコン基板２
３の表面とのコーナー部には、シリコン酸化膜以上の比
誘電率を有し且つ電子またはホールのトラップが大きい
材質からなる絶縁膜２６が形成される。この絶縁膜２６
としては、例えばシリコン窒化膜、シリコン窒化膜を含
む多層構造膜等の耐酸化性膜や、タンタル酸化物等のよ
うに化学的に不安定な高誘電物質でも良い。また、上記
シリコン基板２３の表面上には、上記絶縁Ｍ２６と接し
てシリコン酸化膜２７が選択的に形成されており、この
シリコン酸化膜２１と上記絶縁膜２６とがキャパシタ絶
縁膜となっている。
する。第１図はこの発明の概念について説明するための
もので、溝型キャパシタの構成のみを示している。図に
おけるＰ型シリコン基板（半導体基板）２３の主表面に
は溝２４が形成され、この溝２４に沿ったシリコン基板
２３の表面領域には、キャパシタの一方のＮ極となるＮ
＋型の拡散層２５が形成される。上記溝２４内のシリコ
ン基板２３の表面、およびこの溝２４とシリコン基板２
３の表面とのコーナー部には、シリコン酸化膜以上の比
誘電率を有し且つ電子またはホールのトラップが大きい
材質からなる絶縁膜２６が形成される。この絶縁膜２６
としては、例えばシリコン窒化膜、シリコン窒化膜を含
む多層構造膜等の耐酸化性膜や、タンタル酸化物等のよ
うに化学的に不安定な高誘電物質でも良い。また、上記
シリコン基板２３の表面上には、上記絶縁Ｍ２６と接し
てシリコン酸化膜２７が選択的に形成されており、この
シリコン酸化膜２１と上記絶縁膜２６とがキャパシタ絶
縁膜となっている。
そして、上記シリコン酸化膜２７と上記絶縁膜２６とか
ら成るキャパシタ絶縁膜上にキャパシタの他方の電極と
なるポリシリコン層２８が形成される。なお、２９は素
子間を分離するためのフィールド絶縁膜である。
ら成るキャパシタ絶縁膜上にキャパシタの他方の電極と
なるポリシリコン層２８が形成される。なお、２９は素
子間を分離するためのフィールド絶縁膜である。
このような構成によれば、キャパシタ電極２８のゲート
エツジ部の絶縁膜をシリコン酸化膜２７で形成している
ので耐酸化性膜はゲートエツジに存在せず、キャパシタ
電極２８を熱酸化して層間絶縁膜を形成してもオーバー
ハング形状は形成されずゲート耐圧の低下を防止できる
。また、電界が集中し易い溝型キャパシタのコーナー部
にはシリコン酸化膜以上の比誘電率を有し且つ電子また
はホールのトラップが大きい材質からなる絶縁膜２６を
形成しているので、キャパシタ絶縁膜を単層のシリコン
酸化膜で形成した場合よりも高耐圧化でき、且つ同一面
積であれば大きな容量が得られる。
エツジ部の絶縁膜をシリコン酸化膜２７で形成している
ので耐酸化性膜はゲートエツジに存在せず、キャパシタ
電極２８を熱酸化して層間絶縁膜を形成してもオーバー
ハング形状は形成されずゲート耐圧の低下を防止できる
。また、電界が集中し易い溝型キャパシタのコーナー部
にはシリコン酸化膜以上の比誘電率を有し且つ電子また
はホールのトラップが大きい材質からなる絶縁膜２６を
形成しているので、キャパシタ絶縁膜を単層のシリコン
酸化膜で形成した場合よりも高耐圧化でき、且つ同一面
積であれば大きな容量が得られる。
次に、第２図（ａ）〜（ｈ）を参照しつつ上記第１図に
示したキャパシタの製造方法を説明する。
示したキャパシタの製造方法を説明する。
ここでは上記絶縁１１９２６として「シリコン酸化膜／
シリコン窒化膜／シリコン酸化膜」という三層構造膜を
形成する場合を例に取って説明する。但し、この図では
キャパシタの一方の電極となる拡散層２５の形成工程を
省略している。
シリコン窒化膜／シリコン酸化膜」という三層構造膜を
形成する場合を例に取って説明する。但し、この図では
キャパシタの一方の電極となる拡散層２５の形成工程を
省略している。
まず、（ａ）図に示すように、Ｐ型のシリコン基板２３
上に例えばＬＯＣＯ８法により素子分離用のフィールド
絶縁膜２９を形成し、このフィールド絶縁膜２９で分離
された素子領域のシリコン基板２３上にシリコン酸化膜
２７を形成する。
上に例えばＬＯＣＯ８法により素子分離用のフィールド
絶縁膜２９を形成し、このフィールド絶縁膜２９で分離
された素子領域のシリコン基板２３上にシリコン酸化膜
２７を形成する。
次に（ｂ）図に示すように全面にポリシリコン層３０を
デポジション形成し、このポリシリコン層３０に例えば
リンをドープした後、熱酸化を行なって表面にポリシリ
コン酸化膜３１を形成する。続いて、上記ポリシリコン
酸化膜３１上にシリコン窒化膜３２をデポジション形成
し、このシリコン窒化膜３２上に溝形成用のマスク材と
なるＣＶＤ−８ｉ ０２膜３３を形成する。
デポジション形成し、このポリシリコン層３０に例えば
リンをドープした後、熱酸化を行なって表面にポリシリ
コン酸化膜３１を形成する。続いて、上記ポリシリコン
酸化膜３１上にシリコン窒化膜３２をデポジション形成
し、このシリコン窒化膜３２上に溝形成用のマスク材と
なるＣＶＤ−８ｉ ０２膜３３を形成する。
そして、上記ＣＶＤ−８ｉ ０２ ＨＩＪ３３（Ｄバタ
ーニングを行ない、このパターニングされたＣＶＤ−８
ｉＯ２膜３３をマスクとしてＲＩＥを行なってシリコン
基板２３をエツチング除去して溝２４を形成する。その
後、マスク材として用いた上記ＣＶＤ−８ｉ０２膜３３
をエツチングして除去すると（Ｃ）図に示すようになる
。
ーニングを行ない、このパターニングされたＣＶＤ−８
ｉＯ２膜３３をマスクとしてＲＩＥを行なってシリコン
基板２３をエツチング除去して溝２４を形成する。その
後、マスク材として用いた上記ＣＶＤ−８ｉ０２膜３３
をエツチングして除去すると（Ｃ）図に示すようになる
。
続いて、（ｄ）図に示すように上記シリコン窒化１Ｍ！
３２をマスクとして上記溝２４内を熱酸化してシリコン
酸化膜３４を形成し、この溝２４内の上記シリコン酸化
膜３４上にシリコン窒化膜３５を堆積形成する。次に、
上記シリコン窒化膜３５の表面を高温で熱酸化して酸化
膜３６を形成する。続いて、上記溝２４を埋込むように
全面にポリシリコン層３７を形成し、このポリシリコン
層３１にリンをドープする。
３２をマスクとして上記溝２４内を熱酸化してシリコン
酸化膜３４を形成し、この溝２４内の上記シリコン酸化
膜３４上にシリコン窒化膜３５を堆積形成する。次に、
上記シリコン窒化膜３５の表面を高温で熱酸化して酸化
膜３６を形成する。続いて、上記溝２４を埋込むように
全面にポリシリコン層３７を形成し、このポリシリコン
層３１にリンをドープする。
次に、（ｅ）図に示すように上記ポリシリコン層３７の
エッチバックを行ない、残存されたポリシリコン層３７
′の表面を熱酸化する。
エッチバックを行ない、残存されたポリシリコン層３７
′の表面を熱酸化する。
続いて、上記シリコン窒化膜３２をＣＤＥにより除去し
た後、ポリシリコン酸化膜３１をＮＨ４Ｆを用いて除去
するとポリシリコン層３０が露出され、（ｆ）図に示す
ようになる。
た後、ポリシリコン酸化膜３１をＮＨ４Ｆを用いて除去
するとポリシリコン層３０が露出され、（ｆ）図に示す
ようになる。
次に、全面にポリシリコン層３８をデポジション形成し
、このポリシリコン層３８にリンをドープすると（１図
に示すようになる。
、このポリシリコン層３８にリンをドープすると（１図
に示すようになる。
その後、上記ポリシリコン層３０．３８のパターニング
を行なって、（ｈ）図に示すような溝型キャパシタを完
成する。
を行なって、（ｈ）図に示すような溝型キャパシタを完
成する。
このような製造方法によれば、溝の内側と外側にそれぞ
れ異なる性質の絶縁膜を自己整合的に形成できる。この
絶縁膜の形成時に、まず一方の絶縁膜を形成してからＰ
ＥＰによりその一部を除去し、他方の絶縁膜を形成する
ようにしても良いのはもちろんである。
れ異なる性質の絶縁膜を自己整合的に形成できる。この
絶縁膜の形成時に、まず一方の絶縁膜を形成してからＰ
ＥＰによりその一部を除去し、他方の絶縁膜を形成する
ようにしても良いのはもちろんである。
このようにして形成された溝型キャパシタでは、ゲート
エツジ３０ａにはシリコン窒化膜等の酸化されにくい絶
縁膜が露出しておらず、キャパシタ電極としてのポリシ
リコン層３０．３８を酸化して層間絶縁膜を形成する場
合、ゲートエツジの形状は単層のシリコン酸化膜をキャ
パシタ絶縁膜とするキャパシタと同じになる。従って、
溝内および溝とシリコン基板表面とのコーナー部に形成
する絶縁膜の選択の幅が広がり、シリコン窒化膜のよう
な耐酸化性膜でも、酸化雰囲気中で膜質の変わってしま
う物質、例えばタンタル酸化物等も使用可能である。
エツジ３０ａにはシリコン窒化膜等の酸化されにくい絶
縁膜が露出しておらず、キャパシタ電極としてのポリシ
リコン層３０．３８を酸化して層間絶縁膜を形成する場
合、ゲートエツジの形状は単層のシリコン酸化膜をキャ
パシタ絶縁膜とするキャパシタと同じになる。従って、
溝内および溝とシリコン基板表面とのコーナー部に形成
する絶縁膜の選択の幅が広がり、シリコン窒化膜のよう
な耐酸化性膜でも、酸化雰囲気中で膜質の変わってしま
う物質、例えばタンタル酸化物等も使用可能である。
なお、上記実施例ではキャパシタの一方の電極を拡散層
２５で形成したが、この拡散層２５は形成せずに電圧の
印加によってシリコン基板に形成された反転層をキャパ
シタの一方の電極として用いるようにしても良い。また
、キャパシタの他方の電極をポリシリコン層で形成する
場合について説明したが、金属シリサイド層を用いても
良いのはもちろんである。
２５で形成したが、この拡散層２５は形成せずに電圧の
印加によってシリコン基板に形成された反転層をキャパ
シタの一方の電極として用いるようにしても良い。また
、キャパシタの他方の電極をポリシリコン層で形成する
場合について説明したが、金属シリサイド層を用いても
良いのはもちろんである。
［発明の効果］
以上説明したように、この発明によれば、層間絶縁膜の
ゲートエツジにおけるオーバーハング形状の発生による
ゲート耐圧の低下を防止できる半導体装置が得られる。
ゲートエツジにおけるオーバーハング形状の発生による
ゲート耐圧の低下を防止できる半導体装置が得られる。
第１図はこの発明の一実施例に係わる半導体装置の構成
を示す断面図、第２図は上記第１図の半導体装置の製造
方法について説明するための断面図、第３図は従来の半
導体装置の構成を示す断面図である。 ２３・・・シリコン基板（半導体基板）、２６・・・絶
縁膜、２７・・・シリコン酸化膜、２８・・・ポリシリ
コン層（キャパシタ電極）。 出願人代理人 弁理士 鈴江武彦 第１図 特開口ＵＧ３−２３４５５５ （５）第２図 第３図
を示す断面図、第２図は上記第１図の半導体装置の製造
方法について説明するための断面図、第３図は従来の半
導体装置の構成を示す断面図である。 ２３・・・シリコン基板（半導体基板）、２６・・・絶
縁膜、２７・・・シリコン酸化膜、２８・・・ポリシリ
コン層（キャパシタ電極）。 出願人代理人 弁理士 鈴江武彦 第１図 特開口ＵＧ３−２３４５５５ （５）第２図 第３図
Claims (4)
- （１）半導体基板に溝を形成し、この溝内の半導体基板
表面に形成した絶縁膜をキャパシタ絶縁膜とし、このキ
ャパシタ絶縁膜上に形成した多結晶シリコン層または金
属シリサイド層をキャパシタ電極とする半導体装置にお
いて、前記キャパシタ絶縁膜は前記溝の内面および溝の
半導体基板表面と接するコーナー部の少なくとも一部に
形成されシリコン酸化膜以上の比誘電率を有し且つ電子
またはホールのトラップが大きい材質からなる絶縁膜と
、この絶縁膜に接して前記溝の外部の半導体基板上に形
成されるシリコン酸化膜とから成り、前記キャパシタ電
極は前記溝の外部の半導体基板上に形成されるシリコン
酸化膜上にゲートエッジがくるように形成したことを特
徴とする半導体装置。 - （２）前記シリコン酸化膜以上の比誘電率を有し且つ電
子またはホールのトラップが大きい材質からなる絶縁膜
は、シリコン窒化膜であることを特徴とする特許請求の
範囲第１項記載の半導体装置。 - （３）前記シリコン酸化膜以上の比誘電率を有し且つ電
子またはホールのトラップが大きい材質からなる絶縁膜
は、シリコン窒化膜を含む多層構造膜から成ることを特
徴とする特許請求の範囲第１項記載の半導体装置。 - （４）前記シリコン酸化膜以上の比誘電率を有し且つ電
子またはホールのトラップが大きい材質からなる絶縁膜
は、タンタル酸化物から成ることを特徴とする特許請求
の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069519A JPS63234555A (ja) | 1987-03-24 | 1987-03-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069519A JPS63234555A (ja) | 1987-03-24 | 1987-03-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63234555A true JPS63234555A (ja) | 1988-09-29 |
Family
ID=13405051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069519A Pending JPS63234555A (ja) | 1987-03-24 | 1987-03-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63234555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354080A (ja) * | 2004-06-11 | 2005-12-22 | Samsung Electronics Co Ltd | Ｍｉｍキャパシタ及びその製造方法 |
-
1987
- 1987-03-24 JP JP62069519A patent/JPS63234555A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354080A (ja) * | 2004-06-11 | 2005-12-22 | Samsung Electronics Co Ltd | Ｍｉｍキャパシタ及びその製造方法 |
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