JPS5856263B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5856263B2 JPS5856263B2 JP51089783A JP8978376A JPS5856263B2 JP S5856263 B2 JPS5856263 B2 JP S5856263B2 JP 51089783 A JP51089783 A JP 51089783A JP 8978376 A JP8978376 A JP 8978376A JP S5856263 B2 JPS5856263 B2 JP S5856263B2
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- film
- polycrystalline silicon
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- forming
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Description
【発明の詳細な説明】
本発明は、例えば２重多結晶シリコン構造を持った半導
体装置の多結晶シリコン膜間の絶縁耐匝の向上をはかっ
た半導体装置の製造方法に関するものである。
体装置の多結晶シリコン膜間の絶縁耐匝の向上をはかっ
た半導体装置の製造方法に関するものである。
近年、ＭＯ８電界効果型トランジスタ（以下ＭＯ８ＦＥ
Ｔと略記する。
Ｔと略記する。
）に、容量素子を直列接続した。
いわゆる、ＩＴｒ−１ｃａｐのメモリー素子が、高集積
度の目標を満たすものとして、開発されている。
度の目標を満たすものとして、開発されている。
２重多結晶シリコン構造をもったメモリー素子も、その
１種類であることがよく知られている。
１種類であることがよく知られている。
以下、従来の２重多結晶シリコン構造メモリー素子の製
造方法の一例について第１図〜第３図を用いて詳細に説
明する。
造方法の一例について第１図〜第３図を用いて詳細に説
明する。
Ｓｉ基板を用いた、ｎチャンネルＭＯ８ＦＥＴをスイッ
チング素子として用いるメモリー素子の場合は、Ｐ型基
板１に、窒化シリコンを用いた、選択酸化法により、フ
ィールド酸化膜２を形成し、その表面上に容量部分の電
極間絶縁物となるべき、酸化膜３を形成した後、多結晶
シリコン膜４を４０００Ａ程度上積みする。
チング素子として用いるメモリー素子の場合は、Ｐ型基
板１に、窒化シリコンを用いた、選択酸化法により、フ
ィールド酸化膜２を形成し、その表面上に容量部分の電
極間絶縁物となるべき、酸化膜３を形成した後、多結晶
シリコン膜４を４０００Ａ程度上積みする。
その後、スイッチング素子となるＭＯＳ Ｆ ＥＴを形
成すべき部分の多結晶シリコンを、プラズマエツチング
により除去し、更に、その下部にある酸化膜をエツチン
グして除去する。
成すべき部分の多結晶シリコンを、プラズマエツチング
により除去し、更に、その下部にある酸化膜をエツチン
グして除去する。
こうして、ＭＯＳＦＥＴを形成すべき部分には、Ｐ形Ｓ
ｉ基板１の表面を露出させた後、このＰ形Ｓｉ基板１の
露出表面上及び残存する多結晶シリコン膜４（容量部分
の一方の電極となる）上面に酸化膜５を形成し、第１図
に示す状態となる。
ｉ基板１の表面を露出させた後、このＰ形Ｓｉ基板１の
露出表面上及び残存する多結晶シリコン膜４（容量部分
の一方の電極となる）上面に酸化膜５を形成し、第１図
に示す状態となる。
この時、Ｐ形Ｓｉ基板１゛の露出表面上に形成された酸
化膜５はＭＯＳＦＥＴのゲート酸化膜となるとともに、
残存する多結晶シリコン膜４上面に形成された酸化膜５
は層間絶縁膜となるものである。
化膜５はＭＯＳＦＥＴのゲート酸化膜となるとともに、
残存する多結晶シリコン膜４上面に形成された酸化膜５
は層間絶縁膜となるものである。
次に、ＭＯＳ Ｆ ＥＴのゲート電極となる多結晶シリ
コン６を上積みし、エツチングによＭＯＦＥＴのドレイ
ンとなるべき部分の多結晶シリコンと、その下部の酸化
膜を除去した後、不純物リンを拡散して、ドレイン拡散
層７を形成し、第２図に示す状態となる。
コン６を上積みし、エツチングによＭＯＦＥＴのドレイ
ンとなるべき部分の多結晶シリコンと、その下部の酸化
膜を除去した後、不純物リンを拡散して、ドレイン拡散
層７を形成し、第２図に示す状態となる。
最後に、通常の方法で酸化膜８を上積みして、Ａｅ電極
９，１０を形成すれば、第３図に示すような、ＩＴｒ−
１ｃａｐのメモリー素子が得られる。
９，１０を形成すれば、第３図に示すような、ＩＴｒ−
１ｃａｐのメモリー素子が得られる。
この構造におけるメモリー素子の安定性を向上させるた
めには、２重に重なり合った多結晶シリコン４と６との
間の絶縁耐圧を６０Ｖ以上にすることが必要になる。
めには、２重に重なり合った多結晶シリコン４と６との
間の絶縁耐圧を６０Ｖ以上にすることが必要になる。
そのためには、多結晶シリコン４と６との間の酸化膜５
に生ずるピンホールをなくし、膜厚を大きくすることが
要請される。
に生ずるピンホールをなくし、膜厚を大きくすることが
要請される。
更に、高集積化するためには、ＭＯＳＦＥＴのチャネル
長りを短くしなければならないが、Ｌが４μ氾以下にな
ってくると、ＭＯＳＦＥＴのしきい値電圧ＶＴＲ、ソー
ス・ドレイン間耐圧ＢＶＤ８とも急激に減少して、正常
なトランジスタ動作をしなくなってくる。
長りを短くしなければならないが、Ｌが４μ氾以下にな
ってくると、ＭＯＳＦＥＴのしきい値電圧ＶＴＲ、ソー
ス・ドレイン間耐圧ＢＶＤ８とも急激に減少して、正常
なトランジスタ動作をしなくなってくる。
これを防止するには、ゲート酸化膜５の膜厚を小さくす
ることが必要になってくることは、よく知られており、
例えば、Ｌ＝１μｍのトランジスタでは、ゲート酸化膜
５の膜厚を２５０人程度にしなければならないともいわ
れている。
ることが必要になってくることは、よく知られており、
例えば、Ｌ＝１μｍのトランジスタでは、ゲート酸化膜
５の膜厚を２５０人程度にしなければならないともいわ
れている。
しかしながら、従来の方法でゲート酸化膜厚を２５０人
程度にすれば、多結晶シリコン膜４と６との間の酸化膜
厚も２５０人程度になってしまい、絶縁耐圧が２０Ｖ程
度になってしまう。
程度にすれば、多結晶シリコン膜４と６との間の酸化膜
厚も２５０人程度になってしまい、絶縁耐圧が２０Ｖ程
度になってしまう。
それと、多結晶シリコンの重なり合う部分の面積が大き
いと、間にはさまれた酸化膜にピンホールの発生する確
率が大きくなってしまって、このことも絶縁耐圧低下の
原因となる。
いと、間にはさまれた酸化膜にピンホールの発生する確
率が大きくなってしまって、このことも絶縁耐圧低下の
原因となる。
本発明は、かかる欠点を改良するためになされたもので
、ゲート酸化膜厚を比較的薄くしても、多結晶シリコン
膜間の酸化膜厚は比較的厚くし、加えて、ピンホール発
生の確率も小さくして、十分大きな絶縁耐圧をもたせた
半導体装置の製造方法を提供するものである。
、ゲート酸化膜厚を比較的薄くしても、多結晶シリコン
膜間の酸化膜厚は比較的厚くし、加えて、ピンホール発
生の確率も小さくして、十分大きな絶縁耐圧をもたせた
半導体装置の製造方法を提供するものである。
以下、本発明を、第４図〜第１１図に示す実施例を用い
て詳細に説明する。
て詳細に説明する。
Ｐ型基板１１に窒化シリコンを用いた選択酸化膜により
フィールド酸化膜１２を形成上、フィールド酸化膜以外
のシリコン面が露出した部分に、９５０℃から１１００
℃の温度範囲で、メモリー素子の容量部分になる電極間
の絶縁膜になる、熱酸化膜１３を形成する。
フィールド酸化膜１２を形成上、フィールド酸化膜以外
のシリコン面が露出した部分に、９５０℃から１１００
℃の温度範囲で、メモリー素子の容量部分になる電極間
の絶縁膜になる、熱酸化膜１３を形成する。
第４図に、この工程を示しである。
次にＣＶＤ法によって、２０００〜５０００人の多結晶
シリコン膜１４を上記熱生成酸化膜１３及びフィールド
酸化膜１２上全面に形成し、リンをドープする。
シリコン膜１４を上記熱生成酸化膜１３及びフィールド
酸化膜１２上全面に形成し、リンをドープする。
この多結晶シリコン膜１４は容量部分の一方の電極を構
成するためのものである。
成するためのものである。
第５図にこの工程が示されている。そして、９５０℃か
ら、１１００℃の温度範囲で、多結晶シリコン膜１４を
熱酸化し、ＳＯＯ〜１２００人の第１の酸化膜１５を形
成する。
ら、１１００℃の温度範囲で、多結晶シリコン膜１４を
熱酸化し、ＳＯＯ〜１２００人の第１の酸化膜１５を形
成する。
第６図は、この工程を示すものである。
次にホトエツチングにより、レジスト１６をマスクにし
て、弗酸系のエツチング液で第１の酸化膜１５を除去し
、プラズマエツチング法で、多結晶シリコンを除去する
。
て、弗酸系のエツチング液で第１の酸化膜１５を除去し
、プラズマエツチング法で、多結晶シリコンを除去する
。
第７図は、この工程を示す。
その後弗酸系のエツチング液で、残された酸化膜１３を
除去して、ＭＯＳＦＥＴが形成されるべき部分の基板表
面を露出させる。
除去して、ＭＯＳＦＥＴが形成されるべき部分の基板表
面を露出させる。
第８図には、この工程が示されている。この時残存され
た多結晶シリコン膜１４が容量部分の一方の電極となる
ものである。
た多結晶シリコン膜１４が容量部分の一方の電極となる
ものである。
次にプラズマエツチング法により、レジスト１６を除去
した後、基板１１の露出表面及び第１の酸化膜１５上面
に熱酸化法により所定の厚さの酸化膜１７を形成する。
した後、基板１１の露出表面及び第１の酸化膜１５上面
に熱酸化法により所定の厚さの酸化膜１７を形成する。
この時、基板１１の露出表面に形成された酸化膜１７は
ＭＯＳＦＥＴのゲート酸化膜となるものであり、かつ、
第１の酸化膜１５上面に形成された酸化膜１７（第２の
酸化膜）は第１の酸化膜１５とともに層間絶縁膜を形成
するものである。
ＭＯＳＦＥＴのゲート酸化膜となるものであり、かつ、
第１の酸化膜１５上面に形成された酸化膜１７（第２の
酸化膜）は第１の酸化膜１５とともに層間絶縁膜を形成
するものである。
第９図は、この工程を示すものである。
この後、ゲート電極となるべき、第２層目の多結晶シリ
コン１８を、ＣＶＤ法により酸化膜１７上面及びフィー
ルド酸化膜１２上面に形成し、リンをドープした後、こ
の多結晶シリコン１８を、ＭＯＳＦＥＴのチャネル領域
となる部分に形成された酸化膜１７のゲート酸化膜上及
び容量部分の一方の電極となる多結晶シリコン膜１４の
少なくとも１部上に形成された部分を残してプラスマエ
ッチング法により除去する。
コン１８を、ＣＶＤ法により酸化膜１７上面及びフィー
ルド酸化膜１２上面に形成し、リンをドープした後、こ
の多結晶シリコン１８を、ＭＯＳＦＥＴのチャネル領域
となる部分に形成された酸化膜１７のゲート酸化膜上及
び容量部分の一方の電極となる多結晶シリコン膜１４の
少なくとも１部上に形成された部分を残してプラスマエ
ッチング法により除去する。
この時の残存された多結晶シリコン膜１８はＭＯＳＦＥ
Ｔのゲート電極となるものである。
Ｔのゲート電極となるものである。
この後、ＭＯＳＦＥＴのドレインになるべき部分のゲー
ト酸化膜を弗酸系のエツチング液により除去し、リンを
拡散し、ドレイン領域１９を形成する。
ト酸化膜を弗酸系のエツチング液により除去し、リンを
拡散し、ドレイン領域１９を形成する。
第１０図には、この工程を示しである。
最後にＣＶＤ法により５０００人〜６０００人の酸化膜
２０を上積みして、アルミ電極２１゜２２を形成すれば
、第１１図に示されたような断面図をもったメモリー素
子が得られる。
２０を上積みして、アルミ電極２１゜２２を形成すれば
、第１１図に示されたような断面図をもったメモリー素
子が得られる。
以上のような工程を経ることにより、ゲート酸化膜は２
５０人程度にしながら、多結晶シリコン膜間、つまり、
容量部分の一方の電極となる多結晶シリコン膜１４とＭ
ＯＳＦＥＴのゲート電極となる多結晶シリコン膜１８と
の重なり部分における層間絶縁膜の膜厚は１０００Å以
上とることができ、かつこの層間絶縁膜は第１の酸化膜
１５と第２の酸化膜からなるため熱酸化工程が２度重な
り、若干第１の酸化膜１５及び第２の酸化膜にピンホー
ルが発生したとしてもそれらピンホールが重なることは
なく、層間絶縁膜のピンホール発生の確率が小さくなっ
て、絶縁耐圧は、８０■以上のものが得られることにな
る。
５０人程度にしながら、多結晶シリコン膜間、つまり、
容量部分の一方の電極となる多結晶シリコン膜１４とＭ
ＯＳＦＥＴのゲート電極となる多結晶シリコン膜１８と
の重なり部分における層間絶縁膜の膜厚は１０００Å以
上とることができ、かつこの層間絶縁膜は第１の酸化膜
１５と第２の酸化膜からなるため熱酸化工程が２度重な
り、若干第１の酸化膜１５及び第２の酸化膜にピンホー
ルが発生したとしてもそれらピンホールが重なることは
なく、層間絶縁膜のピンホール発生の確率が小さくなっ
て、絶縁耐圧は、８０■以上のものが得られることにな
る。
この発明は以上述べたように１つのトランジスタと１つ
の容量からなる半導体素子を具備した半導体装置の製造
方法において、半導体基板上に容量部分の一つの電極を
構成するための多結晶シリコン膜及びこの多結晶シリコ
ン膜上面に第１の酸化膜を形成した後、これら多結晶シ
リコン膜及び第１の酸化膜の所定部分を除去して基板を
露出させ、この基板の露出表面及び第１の酸化膜上面に
酸化膜を形成して、基板の露出表面上の酸化膜をトラン
ジスタのゲート酸化膜、第１の酸化膜上の酸化膜を第１
の酸化膜と併せて層間絶縁膜とし、その後、ゲート酸化
膜上面及び容量部分の一方の電極となる多結晶シリコン
膜上の少なくとも一部に層間絶縁膜を介して延在するト
ランジスタのゲート電極を設けたものとしたので、トラ
ンジスタのゲート酸化膜の膜厚は比較的薄く形成でき、
素子の大きさを小さく、ひいては集積度の向上が図れ、
かつ、容量部分の一方の電極となる多結晶シリコン膜と
ゲート電極との重なり部分における絶縁耐圧は層間絶縁
膜が２層の酸化膜から構成されるため、比較的厚く構成
でき、しかも２層であるためピンホールの発生を抑制で
きるため向上するという効果をも有するものである。
の容量からなる半導体素子を具備した半導体装置の製造
方法において、半導体基板上に容量部分の一つの電極を
構成するための多結晶シリコン膜及びこの多結晶シリコ
ン膜上面に第１の酸化膜を形成した後、これら多結晶シ
リコン膜及び第１の酸化膜の所定部分を除去して基板を
露出させ、この基板の露出表面及び第１の酸化膜上面に
酸化膜を形成して、基板の露出表面上の酸化膜をトラン
ジスタのゲート酸化膜、第１の酸化膜上の酸化膜を第１
の酸化膜と併せて層間絶縁膜とし、その後、ゲート酸化
膜上面及び容量部分の一方の電極となる多結晶シリコン
膜上の少なくとも一部に層間絶縁膜を介して延在するト
ランジスタのゲート電極を設けたものとしたので、トラ
ンジスタのゲート酸化膜の膜厚は比較的薄く形成でき、
素子の大きさを小さく、ひいては集積度の向上が図れ、
かつ、容量部分の一方の電極となる多結晶シリコン膜と
ゲート電極との重なり部分における絶縁耐圧は層間絶縁
膜が２層の酸化膜から構成されるため、比較的厚く構成
でき、しかも２層であるためピンホールの発生を抑制で
きるため向上するという効果をも有するものである。
第１図〜第３図は、従来の２重多結晶シリコン構造をも
つメモリー素子の製造工程を説明するための断面図、第
４図〜第１１図は本発明の一実施例の製造工程を説明す
るための断面図である。 図において、１１は半導体左板、１２はフィールド酸化
膜、１３は絶縁膜、１４は多結晶シリコン膜、１５は酸
化膜、１７はゲート酸化膜、１８は他の多結晶シリコン
膜である。
つメモリー素子の製造工程を説明するための断面図、第
４図〜第１１図は本発明の一実施例の製造工程を説明す
るための断面図である。 図において、１１は半導体左板、１２はフィールド酸化
膜、１３は絶縁膜、１４は多結晶シリコン膜、１５は酸
化膜、１７はゲート酸化膜、１８は他の多結晶シリコン
膜である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上面に絶縁膜を形成する工程、上記絶縁
膜上面に多結晶シリコン膜を形成する工程、上記多結晶
シリコン膜の表面に第１の酸化膜を形成する工程、上記
絶縁膜と多結晶シリコン膜と第１の酸化膜との３層膜の
所定部分を除去し、上記基板を露出するとともに、残存
する多結晶シリコン膜を容量部分の一方の電極とする工
程、上記基板の露出工程後、上記基板の露出された部分
に、所定の膜厚のトランジスタのゲート酸化膜を形成す
ると同時に上記多結晶シリコン膜上の上記第１の酸化膜
上面にもこのゲート酸化膜の膜厚と同一の膜厚の第２の
酸化膜を形成し、第１及び第２の絶縁膜にて層間絶縁膜
とする工程、上記ゲート酸化膜上面及び上記容量部分の
一方の電極となる多結晶シリコン膜上の少なくとも一部
に上記層間絶縁膜を介して延在するトランジスタのゲー
ト電極を多結晶シリコン膜にて形成する工程を含む半導
体装置の製造方法。 ２ 第１の酸化膜とゲート酸化膜及び第２の酸化膜とを
９５０℃〜１１００℃の温度で、かつ酸素雰囲気中で形
成することを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51089783A JPS5856263B2 (ja) | 1976-07-27 | 1976-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51089783A JPS5856263B2 (ja) | 1976-07-27 | 1976-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5328382A JPS5328382A (en) | 1978-03-16 |
| JPS5856263B2 true JPS5856263B2 (ja) | 1983-12-14 |
Family
ID=13980270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51089783A Expired JPS5856263B2 (ja) | 1976-07-27 | 1976-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856263B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4240068A (en) * | 1978-06-23 | 1980-12-16 | Xerox Corporation | CCD Analog to digital converter |
| JPS55113323A (en) * | 1979-02-23 | 1980-09-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS561546A (en) * | 1979-06-15 | 1981-01-09 | Mitsubishi Electric Corp | Manufacture of integrated circuit device |
| JPS5852829A (ja) * | 1981-09-24 | 1983-03-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS5867046A (ja) * | 1981-10-19 | 1983-04-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS58146696U (ja) * | 1982-03-25 | 1983-10-03 | アロン化成株式会社 | 連続切断具 |
| JPS59182204A (ja) * | 1983-03-26 | 1984-10-17 | Mitsui Toatsu Chem Inc | 高濃度次亜塩素酸ナトリウム水溶液の製造方法 |
| JPS60244071A (ja) * | 1984-05-18 | 1985-12-03 | Fujitsu Ltd | マトリツクスアレイの製造方法 |
| JP2538523B2 (ja) * | 1994-08-10 | 1996-09-25 | 三洋電機株式会社 | 液晶マトリクスパネルの製造方法 |
-
1976
- 1976-07-27 JP JP51089783A patent/JPS5856263B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5328382A (en) | 1978-03-16 |
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