JPH07183409A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH07183409A
JPH07183409A JP5327642A JP32764293A JPH07183409A JP H07183409 A JPH07183409 A JP H07183409A JP 5327642 A JP5327642 A JP 5327642A JP 32764293 A JP32764293 A JP 32764293A JP H07183409 A JPH07183409 A JP H07183409A
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insulating film
film
gate
semiconductor device
forming
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JP5327642A
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Hideki Misawa
秀樹 三澤
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Abstract

(57)【要約】 【目的】フラッシュＥＥＰＲＯＭ等の半導体記憶装置の
製造工程数を大幅に削減し、信頼性の高いフローティン
グゲートとコントロールゲート間絶縁膜及び高耐圧トラ
ンジスタのゲート絶縁膜を形成する。また、リーク電流
が少なく信頼性の高い半導体記憶素子を駆動する為のＭ
ＯＳ型トランジスタのゲート絶縁膜を提供しながら、前
記ＭＯＳ型トランジスタの駆動能力を向上させる。 【構成】半導体記憶素子を駆動する為のＭＯＳ型トラン
ジスタのゲート絶縁膜をフローティングゲートとコンロ
ールゲート間絶縁膜と同じ積層膜により形成する。 【効果】製造工程数については、フォト、エッチング、
酸化工程をそれぞれ１工程ずつ削減することが可能とな
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関し、特に半導体記憶素子及びその駆動素子に関
する。
【０００２】
【従来の技術】従来の半導体装置の製造方法は、図３の
ようであった。
【０００３】半導体基板３０１上にフィールド絶縁膜３
０２が形成されており、半導体記憶素子は、フローティ
ングゲート３０４及び第１絶縁膜３０７及びシリコン窒
化膜３０８及び第２絶縁膜３０９及びコントロールゲー
ト３１０より形成されている。
【０００４】半導体記憶素子を駆動する素子は、通常ト
ランジスタと高耐圧トランジスタより形成されており、
通常トランジスタは通常トランジスタのゲート酸化膜３
０６及び通常トランジスタのゲート電極３１２より形成
されていた。そして、高耐圧用トランジスタは、高耐圧
用トランジスタのゲート酸化膜３０５及び高耐圧用トラ
ンジスタのゲート電極３１１より形成されていた。
【０００５】従来の半導体装置の製造方法は、図４
（ａ）〜図４（ｆ）にある様であった。この工程を順に
追って説明していく。
【０００６】まず、図４（ａ）の如く半導体基板４０１
上にシリコン窒化膜を所定形に形成し、熱酸化を行いフ
ィールド絶縁膜４０２を形成する。前記シリコン窒化膜
を除去し、熱酸化法により前記半導体基板４０１上にト
ンネル酸化膜４０３を形成する。そして、前記フィール
ド絶縁膜４０２及び前記トンネル酸化膜４０３上に第１
多結晶シリコン膜４１３を形成する。
【０００７】次に図４（ｂ）の如く、フォト及びエッチ
ング法により前記第１多結晶シリコン膜４１３及び前記
トンネル酸化膜４０３の不要な部分を取り除き、所定形
に形成する。そして、熱酸化法等により、前記第１多結
晶シリコン４１３及び前記トンネル酸化膜４０３上に第
１絶縁膜４０７を形成する。そして、ＣＶＤ法により前
記第１絶縁膜４０７上にシリコン窒化膜４０８を形成す
る。
【０００８】次に図４（ｃ）の如く、フォト及びエッチ
ング法により、半導体記憶素子の駆動素子を形成する領
域に形成された前記第１絶縁膜４０７及び前記シリコン
窒化膜４０８を除去する。
【０００９】次に図４（ｄ）の如く、熱酸化法等により
前記シリコン窒化膜４０８上に第２絶縁膜４０９を形成
し、前記半導体基板４０１上に高耐圧トランジスタのゲ
ート酸化膜４０５を形成する。そして、フォト及びエッ
チング法により通常トランジスタを形成する領域に形成
された前記高耐圧トランジスタのゲート酸化膜４０５を
除去する。次に図４（ｅ）の如く熱酸化法等により、前
記半導体基板４０１上に通常トランジスタのゲート酸化
膜４０６を形成する。そして、前記第２絶縁膜４０９及
び前記高耐圧トランジスタのゲート酸化膜４０５、及び
前記通常トランジスタのゲート酸化膜４０６上に第２多
結晶シリコン膜４１４を形成する。
【００１０】最後に図４（ｆ）の如く、フォト及びエッ
チング法により、前記第２多結晶シリコン４１４の不要
な部分を除去することにより、通常トランジスタのゲー
ト電極４１２及び高耐圧トランジスタのゲート電極４１
１を形成する。さらに、フォト及びエッチング法によ
り、前記第２多結晶シリコン４１４及び前記第２絶縁膜
４０９及び前記シリコン窒化膜４０８及び前記第１絶縁
膜４０７及び前記第１多結晶シリコン４１３の不要な部
分を除去することにより、半導体記憶素子のフローティ
ングゲート４０４及びコントロールゲート４１０及びコ
ントロールゲートフローティングゲート間絶縁膜を形成
する。
【００１１】以上が従来技術の半導体装置とその製造方
法である。
【００１２】
【発明が解決しようとする課題】しかし、前述の従来の
技術では、通常トランジスタのゲート酸化膜と高耐圧ト
ランジスタのゲート酸化膜を形成する為に、図４（ｄ）
の如く、高耐圧トランジスタのゲート酸化膜４０５をフ
ォト及びエッチングにより除去した後、図４（ｅ）の如
く、通常トランジスタのゲート酸化膜４０６を形成する
必要があり、製造工程数が非常長いという問題点があっ
た。
【００１３】また、高耐圧トランジスタのゲート酸化膜
が、図４（ｄ）と図４（ｅ）の如く、フォト及びエッチ
ングプロセスを隔てて、２回に分けて形成される為、高
耐圧トランジスタのゲート酸化膜の欠陥密度が増加した
り、高耐圧トランジスタのゲート酸化膜の信頼性が悪く
なるという問題点があった。
【００１４】また、従来の技術では図４（ｄ）と図４
（ｅ）の如く、コントロールゲート間とフローティング
間絶縁膜である第２絶縁膜４０９がフォト及びエッチン
グプロセスを隔てて、２回に分けて形成される為、フロ
ーティングゲートとコントロールゲート間絶縁膜のリー
ク電流が増え、半導体記憶素子のリテンション特性が悪
くなる等の問題点があった。
【００１５】また、トランジスタの駆動能力を上げよう
として、トランジスタのゲート酸化膜を薄くすると、ト
ランジスタのゲート絶縁膜のリーク電流が増えたり、信
頼性が悪くなるという問題点があった。
【００１６】そこで本発明は、この様な問題点を解決す
るものでその目的とするところは、半導体装置の製造工
程数を大幅に削減し、且つＭＯＳ型高耐圧トランジスタ
のゲート酸化膜の信頼性を向上させ、且つ半導体記憶素
子のコントロール、フローティングゲート間絶縁膜の信
頼性を向上させ、且つＭＯＳ型トランジスタのゲート酸
化膜の信頼性を維持しながら前記ＭＯＳ型トランジスタ
の駆動能力を向上させるところにある。
【００１７】
【課題を解決するための手段】
（手段１）本発明の半導体装置は、フローティングゲー
トとコントロールゲートとを有するＭＯＳ型トランジス
タ構造をなし、前記フローティングゲートへの電荷の注
入状態の如何によって、前記コントロールゲートの前記
ＭＯＳトランジスタの特性の制御しきい値電圧が変化す
る半導体装置において、半導体記憶素子を駆動する為の
ＭＯＳ型トランジスタのゲート絶縁膜が、フローティン
グゲートとコントロールゲートと同−の積層膜により形
成されていることを特徴としている。
【００１８】（手段２）本発明の半導体装置は、フロー
ティングゲートとコントロールゲートとを有するＭＯＳ
型トランジスタ構造をなし、前記フローティングゲート
への電荷の注入状態の如何によって、前記コントロール
ゲートの前記ＭＯＳトランジスタの特性の制御しきい値
電圧が変化する半導体装置において、半導体記憶素子を
駆動する為のＭＯＳ型高耐圧トランジスタのゲート絶縁
膜が、フローティングゲートとコントロールゲートと同
−の積層膜により形成されていることを特徴としてい
る。
【００１９】（手段３）本発明の半導体装置の製造方法
は、フローティングゲートとコントロールゲートとを有
するＭＯＳ型トランジスタ構造をなし、前記フローティ
ングゲートへの電荷の注入状態の如何によって、前記コ
ントロールゲートの前記ＭＯＳトランジスタの特性の制
御しきい値電圧が変化する半導体素子と前記半導体記憶
素子を駆動する為のＭＯＳ型トランジスタの製造方法に
おいて、半導体基板上にフィールド絶縁膜を形成する工
程、前記半導体基板上に第１絶縁膜を形成する工程、前
記フィールド絶縁膜及び前記第１絶縁膜上に第１導体層
を形成する工程、前記ＭＯＳ型トランジスタを形成する
領域に形成された前記第１導体層を除去し、前記第１導
体層を所定形に形成する工程、前記第１導体層及び前記
半導体基板上に第３絶縁膜を形成する工程、前記第３絶
縁膜上に第４絶縁膜を形成する工程、前記第４絶縁膜上
に第２導体層を形成する工程からなることを特徴とす
る。
【００２０】（手段４）本発明の半導体装置の製造方法
は、フローティングゲートとコントロールゲートとを有
するＭＯＳ型トランジスタ構造をなし、前記フローティ
ングゲートへの電荷の注入状態の如何によって、前記コ
ントロールゲートの前記ＭＯＳトランジスタの特性の制
御しきい値電圧が変化する半導体素子と前記半導体記憶
素子を駆動する為のＭＯＳ型トランジスタの製造方法に
おいて、半導体基板上にフィールド絶縁膜を形成する工
程、前記半導体基板上に第１絶縁膜を形成する工程、前
記フィールド絶縁膜及び前記第１絶縁膜上に第１導体層
を形成する工程、前記ＭＯＳ型トランジスタを形成する
領域に形成された前記第１導体層を除去し、前記第１導
体層を所定形に形成する工程、前記第１導体層及び前記
半導体基板上に第３絶縁膜を形成する工程、前記第３絶
縁膜上に第２導体層を形成する工程からなることを特徴
とする。
【００２１】（手段５）本発明の半導体装置は、フロー
ティングゲートとコントロールゲートとを有するＭＯＳ
型トランジスタ構造をなし、前記フローティングゲート
への電荷の注入状態の如何によって、前記コントロール
ゲートの前記ＭＯＳトランジスタの特性の制御しきい値
電圧が変化する半導体装置において、半導体記憶素子を
駆動する為の通常ＭＯＳ型トランジスタのゲート絶縁膜
が、フローティングゲートとコントロールゲートと同−
の積層膜により形成され、前記半導体記憶素子を形成す
る為のＭＯＳ型高耐圧トランジスタのゲート絶縁膜が、
前記積層膜でなく、１種類の絶縁膜により構成されてい
ることを特徴とする。
【００２２】（手段６）本発明の半導体装置の製造方法
は、フローティングゲートとコントロールゲートとを有
するＭＯＳ型トランジスタ構造をなし、前記フローティ
ングゲートへの電荷の注入状態の如何によって、前記コ
ントロールゲートの前記ＭＯＳトランジスタの特性の制
御しきい値電圧が変化する半導体素子と前記半導体記憶
素子を駆動する為のＭＯＳ型トランジスタ及びＭＯＳ型
高耐圧トランジスタの製造方法において、半導体基板上
にフィールド絶縁膜を形成する工程、前記半導体基板上
に第１絶縁膜を形成する工程、前記フィールド絶縁膜及
び前記第１絶縁膜上に第１導体層を形成する工程、前記
ＭＯＳ型トランジスタを形成する領域に形成された前記
第１導体層を除去し、前記第１導体層を所定形に形成す
る工程、前記第１導体層及び前記半導体基板上に第２絶
縁膜を形成する工程、前記第２絶縁膜上に第３導体層を
形成する工程、前記ＭＯＳ型高耐圧トランジスタを形成
する領域に形成された前記第２絶縁膜、及び前記第３絶
縁膜を除去する工程、前記第３絶縁膜及び前記半導体基
板上に第４絶縁膜を形成する工程、前記第４絶縁膜上に
第２導体層を形成する工程、前記第２導体層を除去する
ことにより、前記ＭＯＳ型トランジスタとＭＯＳ型高耐
圧トランジスタのゲート電極を形成する工程、前記第２
導体、及び前記第４絶縁膜、及び前記３絶縁膜、及び前
記第２絶縁膜、及び前記第１導体層を除去することによ
り、前記半導体記憶素子のゲート電極を形成することを
特徴とする。
【００２３】（手段７）本発明の半導体装置の製造方法
は、フローティングゲートとコントロールゲートとを有
するＭＯＳ型トランジスタ構造をなし、前記フローティ
ングゲートへの電荷の注入状態の如何によって、前記コ
ントロールゲートの前記ＭＯＳトランジスタの特性の制
御しきい値電圧が変化する半導体素子と前記半導体記憶
素子を駆動する為のＭＯＳ型トランジスタ及びＭＯＳ型
高耐圧トランジスタの製造方法において、半導体基板上
にフィールド絶縁膜を形成する工程、前記半導体基板上
に第１絶縁膜を形成する工程、前記フィールド絶縁膜及
び前記第１絶縁膜上に第１導体層を形成する工程、前記
ＭＯＳ型トランジスタを形成する領域に形成された前記
第１導体層を除去し、前記第１導体層を所定形に形成す
る工程、前記第１導体層及び前記半導体基板上に第２絶
縁膜を形成する工程、前記ＭＯＳ型高耐圧トランジスタ
を形成する領域に形成された前記第２絶縁膜を除去する
工程、前記第２絶縁膜及び前記半導体基板上に第３絶縁
膜を形成する工程、前記第３絶縁膜上に第２導体層を形
成する工程、前記第２導体層を除去することにより、前
記ＭＯＳ型トランジスタとＭＯＳ型高耐圧トランジスタ
のゲート電極を形成する工程、前記第２導体、及び前記
第及び前記３絶縁膜、及び前記第２絶縁膜、及び前記第
１導体層を除去することにより、前記半導体記憶素子の
ゲート電極を形成することを特徴とする。
【００２４】
【実施例】
（実施例１）本発明の半導体装置の構造の一例を図１に
示す。
【００２５】半導体基板１０１上にフィールド絶縁膜１
０２が１００ｎｍから５００ｎｍ程度形成されており、
半導体記憶素子は、７ｎｍから１２ｎｍ程度のトンネル
酸化膜と燐等のＰ型不純物を含んだ多結晶シリコン膜よ
りなるフローティングゲート１０４と３ｎｍから１５ｎ
ｍ程度の第１絶縁膜１０７、及び５ｎｍから２０ｎｍ程
度のシリコン窒化膜１０８及び１ｎｍから１０ｎｍ程度
の第２絶縁膜１０９及び多結晶シリコンもしくはポリサ
イドよりなるコントロールゲート１１０より形成されて
いる。通常トランジスタは、７ｎｍから２５ｎｍ程度の
通常トランジスタのゲート酸化膜１０６及び多結晶シリ
コンもしくはポリサイドにより形成された通常トランジ
スタのゲート電極１１２より形成されている。そして、
高耐圧用トランジスタは、３ｎｍから１５ｎｍ程度の第
１絶縁膜１０７、及び５ｎｍから２０ｎｍ程度のシリコ
ン窒化膜１０８及び１ｎｍから１０ｎｍ程度の第２絶縁
膜１０９多結晶シリコンもしくはポリサイドにより形成
された高耐圧用トランジスタのゲート電極３１１より形
成されている。
【００２６】前記第１絶縁膜１０７及び前記シリコン窒
化膜１０８及び前記第２絶縁膜１０９は、半導体記憶素
子においては、コントロールゲートとフローティングゲ
ート間絶縁膜として用いられ、高耐圧トランジスタにお
いては、前記高耐圧トランジスタのゲート絶縁膜として
用いられる。
【００２７】図２（ａ）から図２（ｅ）は、本発明の１
実施例における半導体装置の製造方法の工程毎の主要断
面図である。なお、実施例の全図において、同一の機能
を有するものには、同一の符号を付け、その繰り返しの
説明は省略する。以下、図２（ａ）から図２（ｅ）に従
い、順に説明していく。
【００２８】まず、図２（ａ）の如く半導体基板２０１
上にシリコン窒化膜を所定形に形成する。そして、熱酸
化を行いフィールド絶縁膜２０２を形成する。前記フィ
ールド絶縁膜２０２は５００ｎｍから８００ｎｍ程度形
成する。前記窒化膜を除去し、熱酸化法により前記半導
体基板２０１上にトンネル酸化膜２０３を形成する。た
とえば、１０００度の酸素濃度４０％の乾燥雰囲気中で
酸化を行い前記トンネル酸化膜２０３を形成する。前記
トンネル酸化膜は、ＥＰＲＯＭの場合は３０ｎｍから５
０ｎｍ、フラッシュＥＥＰＲＯＭの場合は１０ｎｍぐら
いが適当であろう。そして、前記トンネル酸化膜２０３
及び前記フィールド前記絶縁膜２０２上に第１多結晶シ
リコン膜２１３を２００ｎｍ程度形成する。通常モノシ
ランガスを６２０度前後で熱分解させ、前記第１多結晶
シリコン膜２１３を堆積させる。そして、この前記第１
多結晶シリコン膜２１３を低抵抗化するために、たとえ
ば５族の元素（たとえば燐元素や砒素など導電性不純
物）をイオン打ち込み法を用いて、１×１０15から１×
１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
【００２９】次に、図２（ｂ）の如く、フォト及びエッ
チングにより、前記通常トランジスタ及び前記高耐圧ト
ランジスタを形成する領域に形成された前記トンネル酸
化膜２０３及び前記第１多結晶シリコン膜２１３を除去
する。そして、熱酸化法により、前記前記半導体基板２
０１及び前記前記第１多結晶シリコン膜２１３上に第１
絶縁膜２０７を形成する。前記第１絶縁膜２０７は、前
記第１多結晶シリコン膜２１１上に３ｎｍから１５ｎｍ
程度形成する。そして、ＣＶＤ法により前記第１絶縁膜
２０７上にシリコン窒化膜を５ｎｍから２０ｎｍ程度形
成する。
【００３０】次に、図２（ｃ）の如く、フォト及びエッ
チングにより、前記通常トランジスタを形成する領域に
形成された前記第１絶縁膜２０７及び前記シリコン窒化
膜２０８を除去する。
【００３１】次に、図２（ｄ）の如く、熱酸化法によ
り、前記半導体基板２０１上に通常トランジスタのゲー
ト酸化膜２０６を７ｎｍから２５ｎｍ程度形成する。こ
の酸化により前記シリコン窒化膜２０８上に第２絶縁膜
２０９を形成する。そして、前記通常トランジスタのゲ
ート酸化膜２０６及び前記フィールド絶縁膜２０２及び
前記第２絶縁膜２０９上に第２多結晶シリコン膜を形成
する。そして、この前記第２多結晶シリコン膜２１４を
低抵抗化するために、たとえば５族の元素（たとえば燐
元素や砒素など導電性不純物）をイオン打ち込み法を用
いて、１×１０15から１×１０16ａｔｏｍｓ・ｃｍ-2程
度注入する。
【００３２】最後に、図２（ｅ）の如く、フォト及びエ
ッチングにより、前記第２多結晶シリコン膜２１３をエ
ッチングし、前記通常トランジスタのゲート電極２１２
及び高耐圧トランジスタのゲート電極２１１を形成す
る。そして、フォト及びエッチングにより、前記第２多
結晶シリコン膜２１３及び前記第２絶縁膜２０９及び前
記シリコン窒化膜２０８及び前記第１絶縁膜２０７及び
第１多結晶シリコン膜２１３をエッチングし、半導体記
憶素子のゲート電極を形成する。
【００３３】以上が本発明の一実施例の半導体装置とそ
の製造方法とである。
【００３４】この様に、図２（ｃ）の如く、前記第１絶
縁膜２０７と前記シリコン窒化膜２０８を高耐圧トラン
ジスタを形成する領域に残し、図２（ｅ）の如く、高耐
圧トランジスタのゲート酸化膜を前記第１絶縁膜２０７
と前記シリコン窒化膜２０８と前記第２絶縁膜２０９に
より形成することにより、従来の製造方法より製造工程
数が、フォトとエッチングと酸化工程がそれぞれ１工程
ずつ削減され、低コストの半導体装置と提供することが
可能となる。また、従来の製造方法と違い半導体記憶素
子のコントロールフローティングゲート間絶縁膜に用い
られる前記第２絶縁膜２１０が、１度の酸化により形成
される為に欠陥密度が小さく、信頼性の高いフローチン
グゲートコントロール間絶縁膜を形成することが可能に
なる。
【００３５】また、従来の半導体装置と違い高耐圧トラ
ンジスタのゲート酸化膜に誘電率の高いシリコン窒化膜
を用いることにより、リーク電流が少なく、且つ酸化膜
厚換算での膜厚が薄い高耐圧トランジスタのゲート絶縁
膜を提供することが可能となり、従来の半導体装置よ
り、駆動能力の高い高耐圧トランジスタを提供すること
が可能となる。
【００３６】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、本実施例の半導体装置では、半導体記憶装置のフロ
ーティングゲートとコントロールゲート間絶縁膜にＯＮ
Ｏ膜（Ｓｉ０2／ＳｉＮ／Ｓｉ０2）を用いたが、ＮＯ膜
（ＳｉＮ／Ｓｉ０2）を用いた場合でも有効である。そ
の場合高耐圧トランジスタのゲート絶縁膜は、ＮＯ膜
（ＳｉＮ／Ｓｉ０2）により形成されることになるが、
上記に述べた同様の効果が得られる。また、本実施例で
は、半導体記憶装置のフローティングゲートとコントロ
ールゲート間絶縁膜であるＯＮＯ膜のＢＯＴＴＯＭ酸化
膜とＴＯＰ酸化膜を熱酸化により形成したＣＶＤ法等に
より形成した場合でも有効である。また、本実施例の半
導体装置では、半導体記憶素子のフローティングゲート
とコントロールゲート間絶縁膜及び高耐圧トランジスタ
のゲート絶縁膜にシリコン窒化膜を用いたが、タンタル
化合物等の他の材料を用いても同様の効果が得られる。
【００３７】また、本実施例の製造方法では、コントロ
ールゲートに多結晶シリコン膜を用いたが、モリブデン
シリサイド等のポリサイドを用いても同様の効果が得ら
れる。
【００３８】（実施例２）本発明の半導体装置の構造の
（実施例１）とは別の一例を図５に示す。
【００３９】半導体基板５０１上にフィールド絶縁膜５
０２が１００ｎｍから５００ｎｍ程度形成されており、
半導体記憶素子は、７ｎｍから２５ｎｍ程度のトンネル
酸化膜５０３と燐等のＰ型不純物を含んだ多結晶シリコ
ン膜よりなるフローティングゲート５０４と３ｎｍから
１５ｎｍ程度の第１絶縁膜５０７、及び５ｎｍから２０
ｎｍ程度のシリコン窒化膜５０８及び１ｎｍから１０ｎ
ｍ程度の第２絶縁膜５０９及び多結晶シリコンもしくは
ポリサイドよりなるコントロールゲート５１０より形成
されている。高耐圧用トランジスタは、１０ｎｍから４
０ｎｍ程度の高耐圧トランジスタのゲート酸化膜５０５
及び多結晶シリコンもしくはポリサイドにより形成され
た高耐圧トランジスタのゲート電極５１１より形成され
ている。そして、通常トランジスタは、３ｎｍから１５
ｎｍ程度の第１絶縁膜５０７、及び５ｎｍから２０ｎｍ
程度のシリコン窒化膜５０８及び１ｎｍから１０ｎｍ程
度の第２絶縁膜５０９及び、多結晶シリコンもしくはポ
リサイドにより形成された高耐圧用トランジスタのゲー
ト電極５１２より形成されている。
【００４０】前記第１絶縁膜５０７及び前記シリコン窒
化膜５０８及び前記第２絶縁膜５０９は、半導体記憶素
子においては、コントロールゲートとフローティングゲ
ート間絶縁膜として用いられ、通常トランジスタにおい
ては、前記通常トランジスタのゲート絶縁膜として用い
られる。
【００４１】図６（ａ）から図６（ｆ）は、本発明の１
実施例における半導体装置の製造方法の工程毎の主要断
面図である。なお、実施例の全図において、同一の機能
を有するものには、同一の符号を付け、その繰り返しの
説明は省略する。以下、図６（ａ）から図６（ｆ）に従
い、順に説明していく。
【００４２】まず、図６（ａ）の如く半導体基板６０１
上にシリコン窒化膜を所定形に形成する。そして、熱酸
化を行いフィールド絶縁膜６０２を形成する。前記フィ
ールド絶縁膜６０２は５００ｎｍから８００ｎｍ程度形
成する。前記窒化膜を除去し、熱酸化法により前記半導
体基板６０１上にトンネル酸化膜６０３を形成する。た
とえば、１０００度の酸素濃度４０％の乾燥雰囲気中で
酸化を行い前記トンネル酸化膜６０３を形成する。前記
トンネル酸化膜は、ＥＰＲＯＭの場合は３０ｎｍから５
０ｎｍ、フラッシュＥＥＰＲＯＭの場合は１０ｎｍぐら
いが適当であろう。そして、前記トンネル酸化膜６０３
及び前記フィールド前記絶縁膜６０２上に第１多結晶シ
リコン膜６１３を２００ｎｍ程度形成する。通常モノシ
ランガスを６２０度前後で熱分解させ、前記第１多結晶
シリコン膜６１３を堆積させる。そして、この前記第１
多結晶シリコン膜６１３を低抵抗化するために、たとえ
ば５族の元素（たとえば燐元素や砒素など導電性不純
物）をイオン打ち込み法を用いて、１×１０15から１×
１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
【００４３】次に、図６（ｂ）の如く、フォト及びエッ
チングにより、前記通常トランジスタ及び前記高耐圧ト
ランジスタを形成する領域に形成された前記トンネル酸
化膜６０３及び前記第１多結晶シリコン膜６１３を除去
する。そして、熱酸化法により、前記前記半導体基板６
０１及び前記前記第１多結晶シリコン膜６１３上に第１
絶縁膜６０７を形成する。前記第１絶縁膜６０７は、前
記第１多結晶シリコン膜６１１上に３ｎｍから１５ｎｍ
程度形成する。そして、ＣＶＤ法により前記第１絶縁膜
６０７上にシリコン窒化膜を５ｎｍから２０ｎｍ程度形
成する。
【００４４】次に、図６（ｃ）の如く、フォト及びエッ
チングにより、前記高耐圧トランジスタを形成する領域
に形成された前記第１絶縁膜６０７及び前記シリコン窒
化膜６０８を除去する。
【００４５】次に、図６（ｄ）の如く、熱酸化法によ
り、前記半導体基板６０１上に高耐圧トランジスタのゲ
ート酸化膜６０５を形成する。この酸化により前記シリ
コン窒化膜６０８上に第２絶縁膜６０９を形成する。
【００４６】次に、図６（ｅ）の如く、前記高耐圧トラ
ンジスタのゲート酸化膜６０５及び前記フィールド絶縁
膜６０２及び前記第２絶縁膜６０９上に第２多結晶シリ
コン膜６１４を形成する。そして、この前記第２多結晶
シリコン膜６１４を低抵抗化するために、たとえば５族
の元素（たとえば燐元素や砒素など導電性不純物）をイ
オン打ち込み法を用いて、１×１０15から１×１０16ａ
ｔｏｍｓ・ｃｍ-2程度注入する。
【００４７】最後に、図６（ｆ）の如く、フォト及びエ
ッチングにより、前記第２多結晶シリコン膜６１４をエ
ッチングし、前記通常トランジスタのゲート電極６１２
及び高耐圧トランジスタのゲート電極６１１を形成す
る。さらに、フォト及びエッチングにより、前記第２多
結晶シリコン膜６１４及び前記第２絶縁膜６０９及び前
記シリコン窒化膜６０８及び前記第１絶縁膜６０７及び
第１多結晶シリコン膜６１３をエッチングし、半導体記
憶素子のゲート電極を形成する。
【００４８】以上が本発明の一実施例の半導体装置とそ
の製造方法とである。
【００４９】この様に、図６（ｃ）の如く、前記第１絶
縁膜６０７と前記シリコン窒化膜６０８を通常トランジ
スタを形成する領域に残し、図６（ｆ）の如く、通常ト
ランジスタのゲート酸化膜を前記第１絶縁膜６０７と前
記シリコン窒化膜６０８と前記第２絶縁膜６０９により
形成することにより、従来の製造方法より製造工程数
が、フォトとエッチングと酸化工程がそれぞれ１工程ず
つ削減され、低コストの半導体装置と提供することが可
能となる。また、従来の製造方法と違い半導体記憶素子
のコントロールゲートフローティングゲート間絶縁膜に
用いられる前記第２絶縁膜６０９と高耐圧トランジスタ
のゲート酸化膜６０５が、１度の酸化により形成される
為に欠陥密度が小さく、信頼性の高いフローティングゲ
ートコントロール間絶縁膜と前記高耐圧トランジスタの
ゲート絶縁膜を形成することが可能になる。
【００５０】また、従来の半導体装置と違い通常トラン
ジスタのゲート酸化膜に誘電率の高いシリコン窒化膜を
用いた積層膜を用いることにより、リーク電流が少な
く、且つ酸化膜厚換算での膜厚が薄い通常トランジスタ
のゲート絶縁膜を提供することが可能となり、従来の半
導体装置より、駆動能力の高い通常トランジスタを提供
することが可能となる。
【００５１】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、本実施例の半導体装置では、半導体記憶装置のフロ
ーティングゲートとコントロールゲート間絶縁膜にＯＮ
Ｏ膜（Ｓｉ０2／ＳｉＮ／Ｓｉ０2）を用いたが、ＮＯ膜
（ＳｉＮ／Ｓｉ０2）を用いた場合でも有効である。そ
の場合通常トランジスタのゲート絶縁膜は、ＮＯ膜（Ｓ
ｉＮ／Ｓｉ０2）により形成されることになるが、上記
に述べた同様の効果が得られる。また、本実施例では、
半導体記憶装置のフローティングゲートとコントロール
ゲート間絶縁膜であるＯＮＯ膜のＢＯＴＴＯＭ酸化膜と
ＴＯＰ酸化膜を熱酸化により形成したＣＶＤ法等により
形成した場合でも有効である。また、本実施例の半導体
装置では、半導体記憶素子のフローティングゲートとコ
ントロールゲート間絶縁膜及び通常トランジスタのゲー
ト絶縁膜にシリコン窒化膜を用いたが、タンタル化合物
等の他の材料を用いても同様の効果が得られる。
【００５２】また、本実施例の製造方法では、コントロ
ールゲートに多結晶シリコン膜を用いたが、モリブデン
シリサイド等のポリサイドを用いても同様の効果が得ら
れる。
【００５３】
【発明の効果】本発明によれば、半導体記憶のコントロ
ールゲート、フローティングゲート間絶縁膜と半導体記
憶素子を駆動する為のトランジスタのゲート絶縁膜を同
一材料で形成することにより、製造工程数を大幅に削減
することが可能となる。また、欠陥密度が少なく、信頼
性の高い高耐圧トランジスタのゲート絶縁膜と信頼性の
高いフローティングゲートコントロールゲート間絶縁膜
を形成することが可能になる。また、半導体記憶素子を
駆動する為のトランジスタのゲート絶縁膜の信頼性を維
持しながら、前記トランジスタの駆動能力を向上させる
ことが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例を説明する為の
主要断面図。
【図２】本発明の半導体装置の製造方法の一実施例を工
程順に説明するための主要断面図。
【図３】従来の半導体装置を説明するための主要断面
図。
【図４】従来の半導体装置の製造方法を工程順に説明す
るための主要断面図。
【図５】本発明の半導体装置の一実施例を説明する為の
主要断面図。
【図６】本発明の半導体装置の製造方法の一実施例を工
程順に説明するための主要断面図。
【符号の説明】
１０１ 半導体基板 １０２ フィールド絶縁膜 １０３ 第１絶縁膜 １０４ フローティングゲート １０５ 高耐圧トランジスタのゲート酸化膜 １０６ 通常トランジスタのゲート酸化膜 １０７ 第１絶縁膜 １０８ シリコン窒化膜 １０９ 第２絶縁膜 １１０ コントロールゲート １１１ 高耐圧トランジスタのゲート電極 １１２ 通常トランジスタのゲート電極 ２０１ 半導体基板 ２０２ フィールド絶縁膜 ２０３ 第１絶縁膜 ２０４ フローティングゲート ２０５ 高耐圧トランジスタのゲート酸化膜 ２０６ 通常トランジスタのゲート酸化膜 ２０７ 第１絶縁膜 ２０８ シリコン窒化膜 ２０９ 第２絶縁膜装置のソース ２１０ コントロールゲート ２１１ 高耐圧トランジスタのゲート電極 ２１２ 通常トランジスタのゲート電極 ２１３ 第１多結晶シリコン膜 ２１４ 第２多結晶シリコン膜 ３０１ 半導体基板 ３０２ フィールド絶縁膜 ３０３ 第１絶縁膜 ３０４ フローティングゲート ３０５ 高耐圧トランジスタのゲート酸化膜 ３０６ 通常トランジスタのゲート酸化膜 ３０７ 第１絶縁膜シリコン膜 ３０８ シリコン窒化膜 ３０９ 第２絶縁膜 ３１０ コントロールゲート ３１１ 高耐圧トランジスタのゲート電極 ３１２ 通常トランジスタのゲート電極 ４０１ 半導体基板 ４０２ フィールド絶縁膜 ４０３ 第１絶縁膜 ４０４ フローティングゲート ４０５ 高耐圧トランジスタのゲート酸化膜 ４０６ 通常トランジスタのゲート酸化膜 ４０７ 第１絶縁膜 ４０８ シリコン窒化膜 ４０９ 第２絶縁膜 ４１０ コントロールゲート ４１１ 高耐圧トランジスタのゲート電極 ４１２ 通常トランジスタのゲート電極 ４１３ 第１多結晶シリコン膜 ４１４ 第２多結晶シリコン膜 ４１５ レジストマスク ５０１ 半導体基板 ５０２ フィールド絶縁膜 ５０３ トンネル酸化膜 ５０４ フローティングゲート ５０５ 高耐圧トランジスタのゲート酸化膜 ５０６ 通常トランジスタのゲート酸化膜 ５０７ 第１絶縁膜 ５０８ シリコン窒化膜 ５０９ 第２絶縁膜 ５１０ コントロールゲート ５１１ 高耐圧トランジスタのゲート電極 ５１２ 通常トランジスタのゲート電極 ６０１ 半導体基板 ６０２ フィールド絶縁膜 ６０３ トンネル酸化膜 ６０４ フローティングゲート ６０５ 高耐圧トランジスタのゲート酸化膜 ６０７ 第１絶縁膜 ６０８ シリコン窒化膜 ６０９ 第２絶縁膜 ６１０ コントロールゲート ６１１ 高耐圧トランジスタのゲート電極 ６１２ 通常トランジスタのゲート電極 ６１３ 第１多結晶シリコン膜 ６１４ 第２多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】フローティングゲートとコントロールゲー
    トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
    ローティングゲートへの電荷の注入状態の如何によっ
    て、前記コントロールゲートの前記ＭＯＳトランジスタ
    の特性の制御しきい値電圧が変化する半導体装置におい
    て、半導体記憶素子を駆動する為のＭＯＳ型トランジス
    タのゲート絶縁膜が、フローティングゲートとコントロ
    ールゲートと同−の積層膜により形成されていることを
    特徴としている半導体装置。
  2. 【請求項２】請求項１記載の半導体装置において、前記
    積層膜が、ＯＮＯ膜（シリコン酸化膜、シリコン窒化
    膜、シリコン酸化膜の積層膜）により形成されているこ
    とを特徴とする半導体装置。
  3. 【請求項３】請求項１記載の半導体装置において、前記
    積層膜が、ＮＯ膜（シリコン窒化膜とシリコン酸化膜の
    積層膜）により形成されていることを特徴とする半導体
    装置。
  4. 【請求項４】フローティングゲートとコントロールゲー
    トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
    ローティングゲートへの電荷の注入状態の如何によっ
    て、前記コントロールゲートの前記ＭＯＳトランジスタ
    の特性の制御しきい値電圧が変化する半導体装置におい
    て、半導体記憶素子を駆動する為のＭＯＳ型高耐圧トラ
    ンジスタのゲート絶縁膜が、フローティングゲートとコ
    ントロールゲートと同−の積層膜により形成されている
    ことを特徴としている半導体装置。
  5. 【請求項５】請求項４記載の半導体装置において、前記
    積層膜が、ＯＮＯ膜（シリコン酸化膜、シリコン窒化
    膜、シリコン酸化膜の積層膜）により形成されているこ
    とを特徴とする半導体装置。
  6. 【請求項６】請求項４記載の半導体装置において、前記
    積層膜が、ＮＯ膜（シリコン窒化膜とシリコン酸化膜の
    積層膜）により形成されていることを特徴とする半導体
    装置。
  7. 【請求項７】請求項４記載の半導体装置において、半導
    体記憶素子を駆動する為のＭＯＳ型トランジスタのゲー
    ト絶縁膜が、シリコン酸化膜より形成されていることを
    特徴とする半導体装置。
  8. 【請求項８】フローティングゲートとコントロールゲー
    トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
    ローティングゲートへの電荷の注入状態の如何によっ
    て、前記コントロールゲートの前記ＭＯＳトランジスタ
    の特性の制御しきい値電圧が変化する半導体素子と前記
    半導体記憶素子を駆動する為のＭＯＳ型トランジスタの
    製造方法において、半導体基板上にフィールド絶縁膜を
    形成する工程、前記半導体基板上に第１絶縁膜を形成す
    る工程、前記フィールド絶縁膜及び前記第１絶縁膜上に
    第１導体層を形成する工程、前記ＭＯＳ型トランジスタ
    を形成する領域に形成された前記第１導体層を除去し、
    前記第１導体層を所定形に形成する工程、前記第１導体
    層及び前記半導体基板上に第３絶縁膜を形成する工程、
    前記第３絶縁膜上に第４絶縁膜を形成する工程、前記第
    ４絶縁膜上に第２導体層を形成する工程からなることを
    特徴とする半導体装置の製造方法。
  9. 【請求項９】請求項８記載の半導体装置の製造方法にお
    いて、前記第２絶縁膜はシリコン酸化膜より形成されて
    おり、前記第３絶縁膜はシリコン窒化膜より形成されて
    おり、前記第４絶縁膜はシリコン酸化膜より形成されて
    いることを特徴とする半導体装置の製造方法。
  10. 【請求項１０】請求項８記載の半導体装置の製造方法に
    おいて、前記第１導体層が多結晶シリコンにより形成さ
    れていることを特徴とする半導体装置の製造方法。
  11. 【請求項１１】フローティングゲートとコントロールゲ
    ートとを有するＭＯＳ型トランジスタ構造をなし、前記
    フローティングゲートへの電荷の注入状態の如何によっ
    て、前記コントロールゲートの前記ＭＯＳトランジスタ
    の特性の制御しきい値電圧が変化する半導体素子と前記
    半導体記憶素子を駆動する為のＭＯＳ型トランジスタの
    製造方法において、半導体基板上にフィールド絶縁膜を
    形成する工程、前記半導体基板上に第１絶縁膜を形成す
    る工程、前記フィールド絶縁膜及び前記第１絶縁膜上に
    第１導体層を形成する工程、前記ＭＯＳ型トランジスタ
    を形成する領域に形成された前記第１導体層を除去し、
    前記第１導体層を所定形に形成する工程、前記第１導体
    層及び前記半導体基板上に第３絶縁膜を形成する工程、
    前記第３絶縁膜上に第２導体層を形成する工程からなる
    ことを特徴とする半導体装置の製造方法。
  12. 【請求項１２】請求項１１記載の半導体装置の製造方法
    において、前記第２絶縁膜はシリコン酸化膜より形成さ
    れており、前記第３絶縁膜はシリコン窒化膜より形成さ
    れていることを特徴とする半導体装置の製造方法。
  13. 【請求項１３】請求項１１記載の半導体装置の製造方法
    において、前記第２絶縁膜はシリコン窒化膜より形成さ
    れており、前記第３絶縁膜はシリコン酸化膜より形成さ
    れていることを特徴とする半導体装置の製造方法。
  14. 【請求項１４】請求項１１記載の半導体装置の製造方法
    において、前記第１導体層が多結晶シリコンにより形成
    されていることを特徴とする半導体装置の製造方法。
  15. 【請求項１５】フローティングゲートとコントロールゲ
    ートとを有するＭＯＳ型トランジスタ構造をなし、前記
    フローティングゲートへの電荷の注入状態の如何によっ
    て、前記コントロールゲートの前記ＭＯＳトランジスタ
    の特性の制御しきい値電圧が変化する半導体装置におい
    て、半導体記憶素子を駆動する為の通常ＭＯＳ型トラン
    ジスタのゲート絶縁膜が、フローティングゲートとコン
    トロールゲートと同−の積層膜により形成され、前記半
    導体記憶素子を形成する為のＭＯＳ型高耐圧トランジス
    タのゲート絶縁膜が、前記積層膜でなく、１種類の絶縁
    膜により構成されていることを特徴とする半導体装置。
  16. 【請求項１６】請求項１５記載の半導体装置において、
    前記１種類の絶縁膜がシリコン酸化膜であることを特徴
    とする半導体装置。
  17. 【請求項１７】請求項１５記載の半導体装置において、
    前記積層膜が、ＯＮＯ膜（シリコン酸化膜、シリコン窒
    化膜、シリコン酸化膜の積層膜）により形成されている
    ことを特徴とする半導体装置。
  18. 【請求項１８】請求項１５記載の半導体装置において、
    前記積層膜が、ＮＯ膜（シリコン窒化膜とシリコン酸化
    膜の積層膜）により形成されていることを特徴とする半
    導体装置。
  19. 【請求項１９】フローティングゲートとコントロールゲ
    ートとを有するＭＯＳ型トランジスタ構造をなし、前記
    フローティングゲートへの電荷の注入状態の如何によっ
    て、前記コントロールゲートの前記ＭＯＳトランジスタ
    の特性の制御しきい値電圧が変化する半導体素子と前記
    半導体記憶素子を駆動する為のＭＯＳ型トランジスタ及
    びＭＯＳ型高耐圧トランジスタの製造方法において、半
    導体基板上にフィールド絶縁膜を形成する工程、前記半
    導体基板上に第１絶縁膜を形成する工程、前記フィール
    ド絶縁膜及び前記第１絶縁膜上に第１導体層を形成する
    工程、前記ＭＯＳ型トランジスタを形成する領域に形成
    された前記第１導体層を除去し、前記第１導体層を所定
    形に形成する工程、前記第１導体層及び前記半導体基板
    上に第２絶縁膜を形成する工程、前記第２絶縁膜上に第
    ３導体層を形成する工程、前記ＭＯＳ型高耐圧トランジ
    スタを形成する領域に形成された前記第２絶縁膜、及び
    前記第３絶縁膜を除去する工程、前記第３絶縁膜及び前
    記半導体基板上に第４絶縁膜を形成する工程、前記第４
    絶縁膜上に第２導体層を形成する工程、前記第２導体層
    を除去することにより、前記ＭＯＳ型トランジスタとＭ
    ＯＳ型高耐圧トランジスタのゲート電極を形成する工
    程、前記第２導体、及び前記第４絶縁膜、及び前記３絶
    縁膜、及び前記第２絶縁膜、及び前記第１導体層を除去
    することにより、前記半導体記憶素子のゲート電極を形
    成することを特徴とする半導体装置の製造方法。
  20. 【請求項２０】請求項１９記載の半導体装置の製造方法
    において、前記第２絶縁膜はシリコン酸化膜より形成さ
    れており、前記第３絶縁膜はシリコン窒化膜より形成さ
    れており、前記第４絶縁膜はシリコン酸化膜より形成さ
    れていることを特徴とする半導体装置の製造方法。
  21. 【請求項２１】フローティングゲートとコントロールゲ
    ートとを有するＭＯＳ型トランジスタ構造をなし、前記
    フローティングゲートへの電荷の注入状態の如何によっ
    て、前記コントロールゲートの前記ＭＯＳトランジスタ
    の特性の制御しきい値電圧が変化する半導体素子と前記
    半導体記憶素子を駆動する為のＭＯＳ型トランジスタ及
    びＭＯＳ型高耐圧トランジスタの製造方法において、半
    導体基板上にフィールド絶縁膜を形成する工程、前記半
    導体基板上に第１絶縁膜を形成する工程、前記フィール
    ド絶縁膜及び前記第１絶縁膜上に第１導体層を形成する
    工程、前記ＭＯＳ型トランジスタを形成する領域に形成
    された前記第１導体層を除去し、前記第１導体層を所定
    形に形成する工程、前記第１導体層及び前記半導体基板
    上に第２絶縁膜を形成する工程、前記ＭＯＳ型高耐圧ト
    ランジスタを形成する領域に形成された前記第２絶縁膜
    を除去する工程、前記第２絶縁膜及び前記半導体基板上
    に第３絶縁膜を形成する工程、前記第３絶縁膜上に第２
    導体層を形成する工程、前記第２導体層を除去すること
    により、前記ＭＯＳ型トランジスタとＭＯＳ型高耐圧ト
    ランジスタのゲート電極を形成する工程、前記第２導
    体、及び前記第及び前記３絶縁膜、及び前記第２絶縁
    膜、及び前記第１導体層を除去することにより、前記半
    導体記憶素子のゲート電極を形成することを特徴とする
    半導体装置の製造方法。
  22. 【請求項２２】請求項２１記載の半導体装置の製造方法
    において、前記第２絶縁膜はシリコン酸化膜より形成さ
    れており、前記第３絶縁膜はシリコン窒化膜より形成さ
    れていることを特徴とする半導体装置の製造方法。
  23. 【請求項２３】請求項１９記載の半導体装置の製造方法
    において、前記第１導体層が多結晶シリコンにより形成
    されていることを特徴とする半導体装置の製造方法。
  24. 【請求項２４】請求項１９記載の半導体装置の製造方法
    において、前記第１導体層が多結晶シリコンにより形成
    されていることを特徴とする半導体装置の製造方法。
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