KR100728398B1 - 반도체 디바이스 제조 방법 - Google Patents
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Abstract
본 발명은 단일 웨이퍼 상에 가변 두께의 두 유전층으로 이루어진 이중 게이트 산화물층을 포함하는 반도체 디바이스 제조 방법에 관한 것이다. 일 실시예에서, 반도체 구조는 반도체 재료 상에 제 1 유전층을 제공하는 단계와, 상기 제 1 층을 마스크하기에 적합한 제 2 보호 유전층으로 제 1 층을 덮는 단계에 의해 제조된다. 그 다음에 제 1 및 제 2 층은 반도체 재료 상에서 제거되며, 이때 상기 제 2 층은 제 1 층을 보호하는 데 이용되며, 여기서 실질적으로 노출된 반도체 재료의 영역을 남겨 둔다. 제 3 유전체 재료층이 상기 제 1, 제 2 층 및 인접한 노출된 반도체 재료 영역 상에 형성된 후, 게이트 재료가 제 3 유전층 상에 형성된다. 마지막으로, 게이트 재료 및 하부 층들을 통해 반도체 재료까지 에칭하는 에칭 단계가 수행되어 두꺼운 게이트 영역 및 얇은 게이트 영역을 형성한다. 상기 두꺼운 게이트 영역 및 얇은 게이트 영역은 실질적으로 동일한 제조 공정을 이용하여 동일한 기판 상에 형성될 수 있다.
Description
본 발명은 반도체 디바이스 제조에 관한 것으로서, 특히, 가변 두께의 유전층을 갖는 단일 웨이퍼 상에 다수의 전계 효과 트랜지스터(FET) 디바이스를 제조하는 것에 관한 것이다.
최근, 반도체 산업은 회로 밀도 및 복잡도는 크게 증가시키고 그만큼 전력 소비 및 패키지 사이즈는 크게 감소시키는 기술에 있어서 놀라운 발전을 하였다. 현재의 반도체 기술은 이제 수백의 MIPS(millions of instructions per second)의 속도로 동작하는 수백만 개의 트랜지스터를 비교적 소형의 공랭식(air-cooled) 반도체 디바이스 패키지 내에 수납되도록 하고 있다. 반도체 기판 상에 형성된 다수의 집적 회로는 단일 칩 상에 몇 개의 회로 기능부로 이루어진다. 그러한 디바이스는 예를 들어 디지털 명령을 저장하기 위해 메모리 셀 어레이로 이루어진 비휘발성 메모리(NVM)의 메모리 디바이스 및 DRAM(dynamic random access memory)를 포함 한다. 이들 디바이스들 상의 주변 회로는 통상적으로 상기 메모리 셀을 어드레스하는 로직 회로들로 이루어지는 한편, 다른 주변 회로들은 판독/기록 버퍼 및 감지 증폭기로서 동작한다. 상업적으로, 전자 휴대용(hand-held) 디바이스의 사이즈 및 무게를 작게 하면서 휴대성 및 계속적인 사용을 증가시키는 경향으로 인해 제조업자들은 칩 사이즈를 줄이면서 이들 요건들을 충족시키는 방법을 모색해야 했다.
성능을 향상시키고 이들 디바이스들을 최적화하기 위해, 산화물층인 얇은 게이트 유전층 및 두꺼운 게이트 유전층을 모두 갖는 FET를 제공하는 것이 전자 산업 분야에서 바람직하다. 얇은 게이트 유전층은 FET 디바이스의 성능을 향상시키기 위해 주변 (로직) 회로에 사용되는 반면에, 아날로그 및 I/O 전류의 보다 높은 게이트 전압 요건들에 대해서는 보다 두꺼운 게이트 절연층을 제공하는 것이 바람직하다. 예를 들면, 로직 회로 내의 FET는 약 3.3 볼트의 게이트 전압을 가질 것이다. 반면에, 아날로그 및 I/O 회로 내의 액세스 트랜지스터는 종종 훨씬 더 높은 게이트 전압을 요구한다.
이러한 유형의 디바이스를 만드는 현재의 방법은 성장-에칭-성장(grow-etch-grow) 프로세스를 이용한다. 두꺼운 게이트 산화물 및 얇은 게이트 산화물을 형성하기 위해 상기 성장-에칭-성장(grow-etch-grow) 프로세스를 이용하는 데 있어서, 먼저 두꺼운 산화물층이 부분적으로 성장된다. 그 다음에 얇은 게이트 영역으로부터 산화물을 에칭하는 동안 두꺼운 게이트층 상에 포토레지스트 마스크가 제공되며, 그 다음에 전체 웨이퍼에 얇은 게이트 산화물을 성장시킨다. 그러나, 이 방법의 한가지 단점은 포토레지스트 마스크가 산화물을 오염시켜 디바이스의 전기적 특성을 저하시킨다는 것이다. 그러한 오염물질로는 FET 상의 게이트 전압의 장기간 안정화에 영향을 미치는, 게이트 산화물 내에서 이동하는 나트륨(Na)이 있다. 상기 방법의 다른 단점은, 최초의 두꺼운 게이트 산화물층이 얇은 사전 세정 공정(preclean process)으로 처리될 때 산화물층에 보다 큰 결함을 가져온다는 것이다. 얇은 게이트의 사전 세정 공정 동안 두꺼운 게이트 산화물의 침입으로 인해 두꺼운 게이트 산화물 내에 결함이 형성된다.
따라서, 게이트 산화물을 오염시키는 포토레지스트층 없이 또한 얇은 게이트의 사전 세정 공정 동안 두꺼운 산화물층을 손상시키지 않고 반도체 기판 상에 얇은 게이트 산화물과 두꺼운 게이트 산화물을 형성하는 방법을 제공할 필요가 있다.
본 발명은, 두꺼운 게이트 산화물을 포토레지스트 마스크 및 이 마스크의 오염물, 산화물층에 노출시키지 않고, 얇은 게이트의 사전 세정 공정 동안 에칭 화학 약품에 의한 침입에 노출되지 않는 다수층의 게이트 산화물 제조 방법에 관한 것이다. 본 발명의 실시예들은 얇은 게이트 영역 및 두꺼운 게이트 영역을 갖는 디바이스를 제조하는 데 있어서 공정 복잡도를 크게 더하지 않고 두꺼운 게이트 산화물(또는 유전체)층 내에 결함 밀도를 감소시키는 이점을 제공한다.
본 발명의 예시적인 실시예는 반도체 재료 상에 제 1 유전층을 제공하는 단계를 포함하는 반도체 구조 제조 방법에 관한 것이다. 상기 제 1 층은 제 1 층을 마스크하는 데 적합한 제 2 보호 유전층으로 덮어진다. 그 다음에 제 1 및 제 2 층은 실질적으로 노출된 반도체 재료 영역을 남겨둔 채, 제 1 층을 보호하기 위해 제 2 층을 사용하여 반도체 재료 영역 상에서 제거된다. 제 3 유전 재료층이 상기 제 1 및 제 2 층과 인접한 노출된 반도체 재료 영역 상에 형성되고(예를 들면, 성장되고), 그 다음에 게이트 재료가 제 3 유전층 상에 증착된다. 마지막으로, 게이트 재료와 하부층을 통해 반도체 재료까지 에칭하여 두꺼운 게이트 영역과 얇은 게이트 영역을 형성하는 에칭 단계가 수행된다.
본 발명의 다른 실시예는 반도체 재료 상에 유전체 재료의 제 1 층을 제공하는 단계를 포함하는 반도체 디바이스 제조 방법에 관한 것이다. 상기 제 1 층은 상기 제 1 층을 마스크하기에 적합한 제 2 보호 유전층으로 덮어지고, 제 3 유전층이 제 2 층 상에서 성장된다. 포토레지스트층은 제 3 층의 일부 상에서 형성되고, 그 다음에 포토레지스트층에 의해 덮어지지 않은 제 3 층의 일부가 제거된다. 그 다음에 상기 포토레지스트층이 제거되어, 제 2 층의 일부 상에 위치한 제 3 층으로부터 유전체 마스크를 형성한다. 그 다음에, 실질적으로 노출된 제 2 및 제 3 층에 인접한 제 1 층의 부분을 남겨둔 채, 유전체 마스크로 덮어지지 않은 제 2 층의 부분이 제거된다. 제 1 및 제 2 층에 인접한 노출된 반도체 영역을 남겨둔 채 유전체 마스크 및 상기 제 1 층의 노출된 부분이 제거된다. 유전체 재료의 제 4 층이 제 1 및 제 2 층과 인접한 노출된 반도체 재료 영역 상에 형성되고, 그 다음에 게이트 재료가 제 4 유전층 상에 형성된다. 마지막으로, 게이트 재료층이 반도체 재료까지 에칭되어 반도체 재료 상에 두꺼운 게이트 영역 및 얇은 게이트 영역을 형성한다.
본 발명의 상기 요약은 본 발명의 각각의 가능한 실시예 또는 실시를 기술하기 위한 것이다. 도면 및 하기의 상세한 설명은 이들 실시예들을 보다 특정하여 예시한다.
본 발명은 다양한 변경 및 대안적인 형식이 있을 수 있지만, 그 상세는 도면의 예를 통해 나타내었으며, 상세히 후술한다. 그러나, 본 발명은 개시된 특정한 실시예에 한정되는 것이 아니라, 오히려, 첨부된 청구항에 규정된 본 발명의 정신 및 범주 내의 모든 변형들 및 대안들을 모두 커버한다.
도 1a는 본 발명에 따른, 두 개의 유전층 상에 부분적으로 위치한 포토레지스트층을 갖는 반도체 구조를 제조하는 예시적인 실시예를 도시한 도면.
도 1b는 포토레지스트 마스크 및 상부 유전층의 일부를 제거한 실시예를 도시한 도면.
도 1c는 기판 상의 유전층을 부분적으로 제거하여 기판 상에 두꺼운 게이트 영역과 얇은 게이트 영역을 규정한 실시예를 도시한 도면.
도 1d는 기판의 두꺼운 게이트 영역과 얇은 게이트 영역 상에 형성된 다른 유전층을 갖는 실시예를 도시한 도면.
도 1e는 종래의 제조 기술을 이용하여 두 개의 디바이스가 형성되어 있는, 두꺼운 게이트 영역 및 얇은 게이트 영역 상에 형성된 폴리실리콘을 갖는 실시예를 도시한 도면.
도 2a는 세 개의 유전층 상에 부분적으로 배치된 포토레지스트층을 갖는 본 발명에 따른 반도체 구조 제조 방법의 일 실시예를 도시한 도면.
도 2b는 포토레지스트 마스크 및 상부 유전층의 일부를 제거한 실시예를 도시한 도면.
도 2c는 노출된 하부 유전체의 일부를 남겨둔 채, 중간 유전층의 일부를 제거할 때 마스크 역할을 하는 유전층을 갖는 실시예를 도시한 도면.
도 2d는 상부 유전층을 제거하고 기판 상의 하부 유전층을 부분적으로 제거하여 기판 상에 두꺼운 게이트 영역과 얇은 게이트 영역을 규정하는 실시예를 도시한 도면.
도 2e는 기판의 두꺼운 게이트 영역과 얇은 게이트 영역 상에 형성된 다른 유전층을 갖는 실시예를 도시한 도면.
도 2f는 종래의 제조 기술을 이용하여 두 개의 디바이스가 형성된, 두꺼운 게이트 영역과 얇은 게이트 영역 상에 형성된 폴리실리콘을 갖는 실시예를 도시한 도면.
본 발명은 각종 상이한 유형의 반도체 디바이스에 적용가능하며, 특히 단일 기판 상에 가변 두께의 이중 게이트 산화물층을 이용하는 것이 바람직한 혼합형 신호 기술 디바이스(mixed-signal technology device)에 사용하기에 특히 적합한 것으로 확인되었다. 그러한 디바이스 상에서, 얇은 게이트 산화물은 통상적으로 저전력 공급의 고성능 디지털 CMOS 회로에 사용되는 반면에, 두꺼운 게이트 산화물은 아날로그 설계 및 I/O 회로에 보다 높은 전력 공급을 지원하는 데 사용된다. 본 발명의 중요한 이점은 두꺼운 게이트 산화물이 포토레지스트 마스크 또는 그것의 오염물질에 노출되지 않아, 얇은 게이트의 사전 세정 공정 동안 에칭 화학 약품에 의한 침입을 당하지 않는다는 것이다. 이런 방식으로, 두꺼운 게이트 산화물(또는 유전체)층 내의 결함 밀도는 두꺼운 게이트 영역과 얇은 게이트 영역을 갖는 디바이스를 제조하는 데 있어서 추가적인 큰 공정 복잡성 없이 감소된다. 본 발명은 반드시 MOS 디바이스에 한정되는 것은 아니지만, 본 발명의 여러 특징들의 진가는 후술하는 MOS 기반형 반도체 제조 방법 및 구조의 논의를 통해 최고로 발휘된다.
본 발명의 일 실시예에서, 반도체 재료 상에 제 1 유전층을 제공하는 단계를 포함하는 반도체 구조의 제조 방법이 개시된다. 상기 제 1 층은 상기 제 1 층을 마스크하기에 적합한 제 2 보호 유전층으로 덮어진다. 그 다음에 제 1 및 제 2 층은 제 1 층을 보호하는 제 2 층을 이용하여 반도체 재료의 영역 상에서 제거되며, 이에 따라 실질적으로 노출된 반도체 재료의 영역이 남는다. 제 3 유전 재료의 층이 상기 제 1 및 제 2 층 및 인접한 노출된 반도체 재료 영역 상에 형성되고, 그 다음에 게이트 재료가 상기 제 3 유전층 상에 증착된다. 마지막으로, 게이트 재료와 하부 층들을 통해 반도체 재료까지 에칭하여 두꺼운 게이트 영역과 얇은 게이트 영역을 형성하는 에칭 단계가 수행된다.
도 1a-1e는 두꺼운 게이트 영역과 얇은 게이트 영역을 갖는 반도체 디바이스를 제조하는 특정한 방법에 대한 본 발명의 다른 실시예를 나타낸다. 도 1a에서, 종래의 격리 공정(isolation processing) 후에, 최초 산화물층(12)이 전체 웨이퍼 또는 기판(10) 상에 성장한다. 그 다음에 제 2 유전 재료층(14)(산화물 또는 절연 재료), 본 예에서는 실리콘 질화물이 증착된다. 제 1 및 제 2 층은 또한 실리콘 다이옥사이드(silicon dioxide), 실리콘 옥시니트라이드(silicon oxynitride), 실리콘 옥시플루오라이드(silicon oxyfluoride) 또는 포스포-실리케이트 글래스(phospho-silicate glass)로부터 형성될 수 있다. 그 다음에 두꺼운 게이트 영역이 종래의 공정에서와 같이 포토레지스트(16)로 마스크되고, 제 2 층(질화물)(14)이 얇은 게이트 영역으로부터 (습식 또는 건식 처리에 의해) 에칭된다. 그 다음에 포토레지스트(16)를 제거하여 도 1b에 도시된 구조를 형성한다. 도 1c에서, 질화물층(14)이 최초 산화물(12)에 대한 보호층 또는 마스크로서 사용되며, 산화물(12)의 일부가 얇은 게이트 사전 세정(preclean) 공정 동안 얇은 게이트 영역(18)으로부터 제거된다. 이것은 두꺼운 게이트 영역(층(12, 14)) 상의 화학 약품의 침입과 관계없이 얇은 게이트 사전 세정 공정이 최적화되도록 한다.
도 1d에서, 얇은 게이트 산화물(20)이 성장하여, 두꺼운 게이트 영역 내의 질화물층(14) 상에 얇은 산화물층(22)을 형성한다. 이것은 통상적인 DRAM 공정에서 현재 사용되고 있는 것과 유사한 두꺼운 게이트 영역 내의 "ONO" 또는 산화된 질화물 유전층을 형성한다. 도 1e에 도시된 바와 같이, 다음에 바로 폴리실리콘 또는 다른 적절한 게이트 재료가 기판 상의 절연층 상에 증착된 후 에칭되어 게이트층(24, 26)을 형성한다. 후속하는 통상적인 CMOS 공정에 의해, 디바이스(27)(두꺼운 게이트) 및 디바이스(29)(얇은 게이트)가 기판(10) 상에 형성된다. 최초 산화물/질화물/산화된 질화물 스택(12, 14, 22)은 두꺼운 게이트 유전체로서 작용하고, 산화물(20)은 얇은 게이트 유전체이다. 또한, 질화물은 산화물에 비해 큰 유전율을 가지기 때문에, 두꺼운 질화물막이 사용될 수 있으며 실리콘 다이옥사이드 또는 다른 재료에 비해 비교적 얇은 유효 유전체 두께를 갖는다.
상기 예의 방법은 많은 이점을 갖는다. 첫째, 최초 게이트 산화물이 두꺼운 게이트 영역 내에서 불순물 침입을 받지 않기 때문에 두꺼운 게이트 산화물층 내의 결함의 수를 감소시킨다. 둘째, 실리콘 질화물과 같은 재료가 통상적인 산화물보다 유전율이 더 높기 때문에, 두꺼운 게이트 디바이스 상에 합리적으로 유효한 산화물 두께를 유지한 채 비교적 두꺼운 질화물층이 사용될 수 있다. 셋째, 독립된 층들이 유전층을 형성하는 데 사용되어 최초 산화물 및 질화물의 두 막이 부합되지 않기 때문에, 두꺼운 게이트 디바이스에 사용된 ONO 유전체가 통상적으로 얇은 게이트 영역보다 더 적은 수의 결함을 갖는다. 두 층의 결함이 부합되지 않는 유전체 품질 향상에 대해서는 Tseng 등의 1993년 IEDM Tech. Dig., "Thin CVD Stacked Gate Dielectric for VLSI Technology" 321페이지를 참조하라.
두꺼운 게이트 디바이스(27)에 대한 최초 산화물층에 대한 예시적인 막 두께는 약 3nm(제 1 두께)이다. 마지막 질화물에 대한 예시적인 두께는 약 5nm(제 2 두께)이며, 상화 질화물층에 대한 예시적인 두께는 약 2nm(제 3 두께)이다. 따라서, 유효한 두꺼운 유전체 두께는 3+5(3.9/7.5)+2=7.6nm이다. 한 애플리케이션에 서 이런 유형의 디바이스에 대한 목표는 약 8nm이다. 얇은 게이트 영역은 두꺼운 게이트 영역의 제 1 층의 제 1 두께보다 작은 두께의 얇은 산화물층을 갖는다. DRAM 제조업자가 ONO 유전체의 크기를 6nm의 유효 두께로 감소시킨 경우, 상기 기술은 차세대 공정에 사용될 수 있다. 추가적인 정보는 Eimori 등의 1993년 IEDM Tech. Dig., "VLSI DRAM with Stacked Capacitor Cells for Low Voltage Operation" 45페이지를 참고하라.
본 발명의 다른 중요한 이점은 레지스트 오염의 경감 또는 제거와 관련된다. 상기 이점을 실현하기 위해, 도 2a-2f는 두꺼운 게이트 영역 및 얇은 게이트 영역을 갖는 특정한 반도체 디바이스 제조 방법과 관련된 본 발명의 다른 실시예를 도시하고 있다. 이 방법은 질화물과 같은 제 2 유전체 재료의 에칭이 포토레지스트 마스크 공정으로 적합하지 않은 경우에 특히 유용하다.
도 2a에서, 상기 공정은 동일한 방식으로 최초 산화물을 성장시키는 것으로 시작하여 기판(30) 상에 산화물층(32)을 형성하고, 질화물을 증착시켜 질화물층(34)(본 경우에는 실리콘 질화물)을 형성한다. 그 다음에 제 3 산화물층(36)(본 경우에는 실리콘 산화물)이 형성되어 하드 마스크로 사용된다. 그 다음에 레지스트 패터닝(38)을 이용하여 노출된 상부 산화물층(36)을 에칭하여(도 2 참조) 질화물층(34)에서 에칭을 멈춘다(이것은 통상적인 공정으로 행해질 수 있다). 그 다음에 포토레지스트(38)(도 2a-2c)가 제거되고, 산화물(36)은 노출된 질화물층(34)의 질화물 에칭에 대한 하드 마스크로서 사용된다. 산화물층(36)이 하드 마스크로서 사용되면, 포토레지스트 마스크로 통상적으로 적합하지 않은 핫(hot) H3PO4와 같은 질화물 에칭이 이용될 수 있다.
도 2d에서, 본 경우에는 산화물층(36)인 산화물 에칭 마스크가 얇은 게이트 영역(39) 내의 최초 산화물층(32)과 함께 제거되어 웨이퍼(30)를 노출시킨다. 도 2e에서, 얇은 게이트 산화물(40)(또는 제 4 층)이 성장하여 두꺼운 게이트 영역 내의 질화물층(34) 상에 얇은 산화물층(42)을 형성한다. 상기 얇은 게이트는 성장하여 두꺼운 게이트 영역 내에 동일한 ONO 유전체를 형성한다. 도 2f에 도시된 바와 같이, 그 다음에 바로 폴리실리콘 또는 다른 적절한 게이트 재료가 기판 상의 상기 층들 상에 증착되고 에칭되어 게이트 층들(44, 46)을 형성한다. 그 다음에 종래의 CMOS 공정을 이용하여 디바이스(47)(두꺼운 게이트) 및 디바이스(49)(얇은 게이트)가 형성된다.
상기 예시적인 방법은 질화물을 에칭하기 위한 하드 마스크로서 산화물층을 사용하여 에칭 화학제의 선택에 유연성을 제공한다. 상기 방법은 또한 질화물 이외의 다른 재료가 최초 산화물층 보호용으로 선택될 수 있다는 점에 있어서, 유연성을 제공한다. 제 1, 제 2, 제 3 및 제 4 층은 또한 실리콘 다이옥사이드, 실리콘 옥시니트라이드, 실리콘 옥시 플루오라이드 또는 포스포-실리케이트 글래스로부터 형성될 수도 있다.
전술한 바와 같이, 본 발명은 다수의 상이한 반도체 구조 및 장치에 적용가능하다. 따라서, 본 발명은 전술한 특정 실시예에 제한되지 않으며, 첨부된 청구범위에 개시된 본 발명의 모든 특징들을 커버한다. 다양한 변경들 및 본 발명이 적용될 수 있는 많은 구성 및 그에 상당하는 구성들은 본원 명세서로부터 당업자에게 자명할 것이다. 청구범위는 그러한 변형들 및 디바이스들을 커버하기 위한 것이다.
Claims (10)
- 반도체 디바이스 제조 방법으로서,반도체 재료 상에 제 1 유전 재료층을 제공하는 단계와,상기 제 1 층을 마스크하도록 형성된 보호용의 제 2 유전층으로 상기 제 1 층을 덮는 단계와,한편으로는 상기 반도체 재료의 영역 상의 상기 제 1 및 제 2 층을 제거하고, 다른 한편으로는 상기 제 1 층을 보호하기 위해 상기 제 2 층을 이용하며, 상기 두 층에 인접한 상기 반도체 재료의 영역을 실질적으로 노출된 상태로 남겨두는 단계와,상기 제 1 및 제 2 층과 상기 인접한 노출된 반도체 재료 영역 상에 제 3 유전 재료층을 형성하는 단계와,상기 제 3 유전층 상에 게이트 재료를 증착시키는 단계와,상기 반도체 재료까지 관통하도록 상기 게이트 재료를 에칭하여 상기 반도체 재료 상에 두꺼운 게이트 영역과 얇은 게이트 영역을 형성하는 단계를 포함하되,상기 제 1 및 제 2 층을 부분적으로 제거하기 전에, 상기 제 2 층 상에 상기 제 2 층을 마스크하기에 적합한 제 4 유전층을 형성하는 단계를 더 포함하는반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 첫 번째 두 층을 제거하기 전에 상기 제 2 보호층 상에 포토레지스트층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,제 1 두께의 상기 제 1 층을 형성하는 단계와, 제 2 두께를 갖는 상기 제 2 층을 형성하는 단계와, 제 3 두께를 갖는 상기 제 3 층을 형성하는 단계를 더 포함하고,상기 세 개의 층들은 상기 두꺼운 게이트 영역 부분을 형성하고, 상기 세 개의 층의 결합된 유효 두께는 약 8nm인 반도체 디바이스 제조 방법.
- 제 3 항에 있어서,상기 얇은 게이트 영역의 부분을 형성하는 상기 제 3 유전층은 상기 두꺼운 게이트 영역의 상기 제 1 층의 제 1 두께보다 작은 두께를 갖는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 제 3 층은 산화 질화물인 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 층은 실리콘 다이옥사이드(silicon dioxide), 실리콘 질화물(silicon nitride), 실리콘 옥시니트라이드(silicon oxynitride), 실리콘 옥시프로오라이드(silicon oxyfluoride) 또는 포스포-실리케이트 글래스(phospho-silicate glass) 중 적어도 하나로부터 선택되는 반도체 디바이스 제조 방법.
- 제 3 항에 있어서,상기 두꺼운 게이트 영역은 유사하지 않은 재료의 유전층을 가지며, 이것에 의해 상기 두꺼운 게이트 영역 내의 유전체 품질을 개선시키는 반도체 디바이스 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 제 4 층 상에 포토레지스트층을 형성하는 단계와,상기 제 1 및 제 2 층을 제거하기 전에, 상기 제 4 층의 일부를 제거하여 상기 제 2 층의 일부를 노출시키는 단계를 더 포함하고,상기 제 1 및 제 2 층을 제거하는 단계는상기 제 2 층의 노출된 부분을 제거하여, 상기 제 2 층 및 제 4 층에 의해 마스크되지 않은 상기 제 1 층의 일부를 노출시키는 단계와,상기 제 4 층 및 상기 제 1 층의 노출된 부분을 제거하여, 상기 제 1 층 및 제 2 층의 나머지 부분과 인접한 상기 반도체 재료의 일부를 노출시키는 단계를 포함하는 반도체 디바이스 제조 방법.
- 반도체 디바이스 제조 방법으로서,반도체 재료 상에 제 1 유전체 재료층을 제공하는 단계와,상기 제 1 층을 마스크하도록 형성된 보호용의 제 2 유전층으로 상기 제 1 층을 덮는 단계와,상기 제 2 보호층의 일부 상에 포토레지스트층을 형성하는 단계와,상기 포토레지스트층에 의해 덮어지지 않은 상기 제 2 층의 부분을 제거한 후 상기 포토레지스트층을 제거하는 단계와,한편으로는 상기 반도체 재료의 영역 상의 상기 제 1 층을 제거하고, 다른 한편으로는 상기 제 1 층의 일부를 보호하는 마스크로서 상기 제 2 층을 이용하며, 상기 제 1 및 제 2 층에 인접한 상기 반도체 재료의 영역을 실질적으로 노출된 상태로 남겨두는 단계와,상기 제 1 층 및 제 2 층과 상기 인접한 노출된 반도체 재료 영역 상에 제 3 유전체 재료층을 형성하는 단계와,상기 제 3 유전층 상에 게이트 재료를 증착하는 단계와,상기 반도체 재료까지 관통하도록 상기 게이트 재료층을 에칭하여 상기 반도체 재료 상에 두꺼운 게이트 영역 및 얇은 게이트 영역을 형성하는 단계를 포함하되,상기 제 1 및 제 2 층을 부분적으로 제거하기 전에, 상기 제 2 층 상에 상기 제 2 층을 마스크하기에 적합한 제 4 유전층을 형성하는 단계를 더 포함하는반도체 디바이스 제조 방법.
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