KR100707535B1 - 절연 스페이서 및 얕은 트렌치 분리 영역 형성 방법과절연 리세싱으로부터 얕은 트렌치 영역을 보호하는 방법 - Google Patents

절연 스페이서 및 얕은 트렌치 분리 영역 형성 방법과절연 리세싱으로부터 얕은 트렌치 영역을 보호하는 방법 Download PDF

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Abstract

반도체 디바이스 형성 방법은 반도체 디바이스의 트렌치의 산화물 리세싱을 최소화한다. 일 실시예에서, 얕은 트렌치 분리 여역 내의 상부 트렌치 코너 산화물 주위의 질화물 스페이서 형성 방법은 처리시 에칭으로부터 코너 산화물을 보호한다. 트렌치 내의 산화물 리세싱은 바람직하지 않는데, 그 이유는 리세싱이 트렌치의 날카로운 상부 코너 주위에 높은 전계와 트랜지스터의 Vt 롤오프를 발생시키기 때문이다. 일 실시예에 의하면, HDP 산화물이 충진되고 평탄화 처리되는 STI 영역은 마스킹된다. 이 마스킹은 HDP 산화물을 실질적으로 피복하며 질화물 영역의 적어도 일부를 중첩시킨다. 질화물 영역의 마스킹되지 않은 영역은 제거되어, HDP 산화물 충진재의 모든 측면상에서 질화물 스페이서를 형성시킨다.

Description

절연 스페이서 및 얕은 트렌치 분리 영역 형성 방법과 절연 리세싱으로부터 얕은 트렌치 영역을 보호하는 방법{USE OF AN INSULATING SPACER TO PREVENT THRESHOLD VOLTAGE ROLL-OFF IN NARROW DEVICES}
본 발명은 일반적으로 반도체 디바이스의 제조에 관한 것이다. 특히, 본 발명은 충진 유전체 영역(fill dielectric regions)의 에칭(etch) 동안 얕은 트렌치 분리 영역의 완전 무결성을 유지하는 방법에 관한 것이다.
전자 산업은 보다 소형의 영역 내에 보다 고기능의 디바이스들을 구현하기 위한 반도체 기술의 진보에 지속적으로 의존하고 있다. 여러 분야에서 고기능의 디바이스들을 구현하기 위해서는 대량의 전자 디바이스들을 단일의 실리콘 웨이퍼 내에 집적할 필요가 있다. 주어진 실리콘 웨이퍼의 면적당 전자 디바이스들의 수가 증가함에 따라 제조 방법은 보다 더 곤란해지고 있다.
여러 분야에서 다양한 응용예를 갖는 다양한 반도체 디바이스들이 제조되고 있다. 그러한 실리콘 기반의 반도체 디바이스들은 종종 p채널 MOS(PMOS), n채널 MOS(NMOS), 및 상보형 MOS(CMOS) 트랜지스터와 같은 금속-산화물-반도체(MOS) 트랜 지스터, 바이폴라 트랜지스터, BiCMOS 트랜지스터를 포함한다.
이러한 각각의 반도체 디바이스는 일반적으로 반도체 기판을 포함하는데, 이 반도체 기판 상에는 대량의 능동 디바이스들이 형성된다. 소정의 능동 디바이스의 특정 구조는 디바이스의 타입들 간에서 변화될 수 있다. 가령, MOS 트랜지스터에서 능동 디바이스는 일반적으로 소스 및 드레인 영역과, 소스 및 드레인 영역들 사이에서 전류를 조절하는 게이트 전극을 포함한다.
그러한 디바이스의 제조 시의 한 가지 중요한 단계는 실리콘 웨이퍼 내에서 고밀도로 집적되어 있는 전기적 디바이스들 혹은 그의 부분들을 전기적으로 분리시키기 위한 분리 영역들을 형성하는 데 있다. 소정의 능동 디바이스의 특정 구조는 디바이스의 타입들 간에서 변화될 수 있지만, MOS 타입의 트랜지스터는 일반적으로 소스 및 드레인 영역과, 소스와 드레인 영역 사이의 채널에 흐르는 전류를 조절하는 게이트 전극을 포함한다. 인접한 MOS 트랜지스터들의 소스와 드레인 영역 사이에는 의도하지 않은 전류가 흘러서는 안 된다. 그러나, 제조 공정 시에, 고체 실리콘 웨이퍼 내에는, 가령 붕소, 인, 비소, 혹은 안티몬(antimony)과 같은 도펀트 원자의 이동이 발생할 수 있다. 이러한 도펀트 원자의 이동은 확산이라고 지칭된다. 이 확산 공정은 고온에서 발생하는데, 여기에서는 실리콘 웨이퍼의 외부의 도펀트 원자들과 실리콘 웨이퍼 내의 도펀트 원자들 간의 농도 경사가 존재한다. 고온에서의 확산 공정은 전형적으로 실리콘 집적 회로 디바이스의 p 타입 및 n 타입 영역을 형성할 때 사용된다.
"트렌치 분리"로 지칭되는 기술은 그러한 확산 흐름을 제한하는 데 사용되고 있다. 특정한 타입의 트렌치 분리는 얕은 트렌치 분리(STI)라고 지칭된다. STI는 종종 동일하거나 반대 극성의 디바이스의 각각의 확산 영역들을 분리하는 데 사용된다.
STI 영역을 형성할 때의 한 기술은 실리콘 기판 상에 유전체막의 층을 형성하는 것을 포함한다. 종래의 기술의 공정은 실리콘 기판에서 개시하는데, 이 기판 상에는 실리콘 이산화물의 박막층이 형성된다. 일례의 공정에서, 대략 100Å의 SiO2가 실리콘 기판 상에 증착된다. 산화물 증착 후에는, 후막의 실리콘 질화물층이 상기 박막 산화물층 상에 증착된다. 일례의 공정에서, 이 공정은 대략 1800Å의 실리콘 질화물을 증착한다. STI 영역들은 포토리소그래피를 통해 포토레지스트로 마스킹된다. SiN/SiO2 스택에 대한 선택적 에칭은 실리콘 기판이 노출될 때까지 수행된다. 다음에 포토레지스트 마스크가 제거된다. 상기 공정은 마스크로서 SiN을 사용하여 얕은 실리콘 트렌치들이 기판 내로 에칭되도록 에칭한다. 개방된 트렌치들은 전형적으로 고밀도 플라즈마(high-density plasma;HDP) 산화물의 충진 증착물(fill deposition)을 수용한다. 일례의 공정에서, 산화물은 대략 2500 내지 3500Å의 범위의 깊이를 갖는 트렌치를 충진하기 위해 대략 6000 내지 9000Å의 두께로 증착된다. 다음에 과잉 산화물을 제거하기 위해 평탄화 공정이 사용된다. 남아 있는 실리콘 질화물은 에칭 정지층으로서 사용된다. 현대의 서브미크론 공정에서는, 피처(feature)를 평탄화하는 데 화학 기계적 폴리싱(CMP)이 사용되고 있다.
종래 기술의 공정의 도 1a를 참조하면, CMP 공정을 수행한 후에 피처들이 도시되고 있다. 디바이스(100)는 기판(110)상에 형성된다. STI 영역(150)은 SiO2/SiN 스택(140)에 의해 분리된다. 스택(140)은 박막의 산화물층(120)과 질화물층(130)으로 이루어진다. 평탄화 공정 후에는 질화물층은 습식 세정 공정에 의해 제거된다. 제거된 질화물층의 영역은 STI에 의해 분리되는 능동 영역을 제공하도록 사용될 수 있다. 다음에, 사후 CMP 세정 공정들과 "희생적 산화법" 사전 세정 공정 단계와 그 후의 대략 200 내지 300Å의 희생 산화물층의 성장 공정은 차후의 처리를 위해 MOS 트랜지스터 구조체의 능동 영역을 마련하게 된다.
선행 공정들은 트렌티의 상부 코너들의 근처에서 STI 산화물 리세스를 형성할 수 있다. 이러한 것은 중요한 극복 대상이 된다. 도 1b를 참조하면, 산화물 리세스(160)가 도시되고 있다. 이 리세스들은 협폭 트랜지스터(narrow transistor)에서 Vf 롤오프(Vf roll-off)를 야기하는데, 이는 랩 어라운드 효과로 알려져 있으며, 후속 처리 시에 게이트 산화물의 박막화와 능동 영역(120a) 근처의 트렌치의 날카로운 상부 코너들 근처에서의 높은 전계로 인해 발생한다. 결과적으로, 상부 코너 산화물 리세스는 랩 어라운드 효과를 증가시켜 능동 영역(120a) 내에 형성된 디바이스의 트랜지스터 성능을 저하시키게 된다.
따라서, 트랜지스터 성능을 저하시키는 경향이 있는 리세스를 형성할 가능성을 최소화시키는 공정이 제공될 필요가 있다.
본 발명은 여러가지 구현예로 구체화되는데, 그 한 예가 아래에 요약되고 있다. 본 발명은 처리 시 STI 구조체 내에서의 리세스 형성을 최소화시킨다. 일 실시예에 의하면, 반도체 기판은 다른 디바이스로부터 형성된 절연 영역에 의해 분리되는 적어도 하나의 얕은 트렌치를 가지는데, 이는 나중에 집적 회로의 능동 트랜지스터 영역을 규정하게 된다. 절연 스페이서를 형성하는 방법은 기판 위에 유전체를 증착하는 단계와, 상기 트렌치 영역을 실질적으로 충진하는 단계와, 상기 절연 영역을 덮는 단계를 포함한다. 다음에, 상기 방법은 유전체를 평탄화하여 절연 영역과 실질적으로 동일 높이가 되게 한다. 절연 영역은 트렌치 영역 위에 배치된 유전체를 마스킹하여 유전체를 실질적으로 덮고 절연 영역의 적어도 일부와 중첩함으로써 형성된다. 절연 영역의 마스킹되지 않은 부분들은 제거되고 절연 스페이서는 잔존된다. 절연 영역의 마스킹되지 않은 부분은 능동 트랜지스터 영역을 규정하고 있다. 다음에, 능동 트랜지스터 영역은 세정되고 그 내에 희생적 산화물층이 성장된다. 희생적 산화물층을 성장시킨 후, 절연 스페이서가 제거된다.
전술한 본 발명의 요지는 개시된 각각의 실시예 혹은 본 발명의 모든 측면을 나타내는 것으로 간주되는 것은 아니다. 다른 측면들과 실시예들은 도면과 아래의 상세한 설명에서 제공될 것이다.
도 1a는 CMP 이후 STI 영역을 갖는 종래의 기술의 공정에서의 단면도를 도시하고 있으며,
도 1b는 사전 세정/희생적 산화물과 리세스 형성 이후의 도 1a의 구조를 도시한 도면이며,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 공정에서의 단면도들을 도시하되, 구체적으로는, 도 2a는 규정되고 평탄화된 STI 영역을 갖는 기판의 단면도이며, 도 2b는 질화물 스페이서를 규정하기 위한 포토마스크를 갖는 도 2a의 단면도이며, 도 2c는 마스킹되지 않은 질화물은 제거하되 질화물 스페이서는 남겨둔 이후의 도 2b의 구조를 도시한 도면이며, 도 2d는 본 발명에 따른 다른 실시예에서 질화물 스페이서를 제거한 이후의 도 2c의 구조를 도시한 도면이다.
본 발명은 다양한 변형 및 대안의 형태로 허용되지만, 도면에서는 특정의 실시예가 도시되고 있으며 본 명세서에서는 상세하게 설명될 것이다. 그러나, 본 발명은 특정의 형태에 국한되는 것이 아니라 첨부된 특허청구범위에서 규정되는 본 발명의 사상과 범위 내에서 모든 변형, 등가물, 대안을 포함하는 것으로 이해해야 한다.
본 발명은 MOS 타입의 트랜지스터를 제조하는 데 사용되는 에칭 공정과 관련하여 유용하고 효과적인 것으로 판명되었다. 본 발명은 특히 트렌치의 상부 코너들에서의 박막 영역을 에칭할 가능성을 최소화시키는 데 특히 효과가 있는 것으로 판명되었다. 또한 본 발명은 특히 협폭 트랜지스터의 임계 전압과 누설량을 제어하는 데 특히 유용하다. 아래의 논의에서, 본 발명의 일례를 기술하는데 MOS 구조가 사용된다. 그러나, 본 발명은 그에 전적으로 국한되지는 않는다.
실리콘 기판에서, 본 공정은 기술 배경에서 기술된 트렌치 분리 영역을 형성한다. CMP는 그 구조의 표면 지형을 고르게 평탄화시키며, 그 구조는 차후의 처리를 위해 마련된다. 트렌치 산화물이 제공되는 영역은 마스킹된다. 포토마스크는 산화물을 덮으며 주위의 질화물의 폭과 중첩한다. 에칭은 마스킹되지 않은 질화물을 제거한다. 트렌치들은 질화물(SixNy) 스페이서에 의해 둘러싸이기 때문에 보호된다. 보호 스페이서를 형성할 때 실리콘 질화물 대신에 다른 물질이 대체될 수도 있다. 이러한 물질들은 실리콘 함유 산화물(SixOy) 혹은 실리콘 옥시-질화물(SixOyNz)을 포함한다. 트렌치의 상부 코너들은 질화물 스페이서에 의해 후속 에칭 공정으로부터 보호된다. 본 발명은 "트렌치 분리 방법"의 명칭으로 1990년 3월 16일에 발행된 미국 특허 제 5,882,982 호에서 개략적으로 설명된 바와 같은 트렌치 분리 방법에 적용가능하며, 이 관련 특허는 본 출원인에게 양수되며 본 명세서에 참조로 인용되고 있다.
도 2a 내지 도 2d를 참조하면, 본 발명에 따른 일례의 공정에서 STI 산화물의 상부 코너들을 보호하기 위한 질화물 스페이서가 도시되고 있다. 특히, 도 2a에서, 구조(200)는 실리콘 기판(210)을 갖는다. 기판(210) 상에는, 박막 산화물(220)의 유전체 스택(240)과 보다 후막의 실리콘 질화물(230)이 얕은 트렌치 분리 영역(250)과 경계를 이룬다. HDP(고밀도 플라즈마) 산화물은 얕은 트렌치 분리 영역(250)을 충진시킨다. 상기 얕은 트렌치 분리 영역의 산화물 충진은 저압 화학 기상 증착(LPCVD)과 같은 다른 기법에 의해 달성될 수 있다. 산화물 충진물이 증착된 후, 구조의 표면(200)은 CMP 평탄화 처리가 행해진다.
도 2b를 참조하면, 포토레지스트(260)는 STI 영역(250)을 마스킹한다. 포토레지스트(260)는 STI 영역(250)을 덮고 있으며, 트렌치(250)에 인접한 질화물(230)과 중첩한다. 현대의 서브마이크론 공정에서 중첩은 대략 0.05 내지 0.20m의 범위이거나 혹은 0.10 내지 0.15m의 범위에 있다. 이 중첩은 효과적인 보호 장벽을 만들기에는 여전히 충분하지만 후속하여 형성되는 능동 트랜지스터 영역의 채널 폭 W를 제거하지는 못한다. 도 2c를 참조하면, 종래의 포토리소그래피는 도 2b의 질화물층(230)으로부터 질화물 스페이서(230a)를 형성한다. 마스킹되지 않은 질화물 영역(230)은 질화물에 대해 선택적인 플라즈마 에칭 공정에 의해 제거될 수 있다. 질화물 선택성 에칭은 박막 산화물 영역(220)상에서 정지된다. 질화물 스페이서(230a)는 습식 공정에 의한 침투로부터 STI의 상부 코너를 보호한다. 가령, 현대의 서브마이크론 공정에서, 질화물 스페이서(230a)가 형성된 이후, 실리콘 기판(210)은 불화수소산 딥핑(hydrofluoric acid(HF) dip)과 사전 세정(pre-cleaning) 공정이 가해질 수 있다. 습식 혹은 건식 환경에서 950℃의 대략 200 내지 250Å의 희생적 산화물을 성장시키게 되면 후속 처리를 위한 능동 트랜지스터 영역이 형성하게 된다.
도 2d에 도시된 바와 같이, 디바이스 구조(200)의 마스킹되지 않은 영역을 에칭하게 되면, 질화물 스페이서(230a)를 갖는 STI 영역에 의해 분리되는 폭 W를 갖는 능동 영역(220a)이 형성된다.
일부의 현대 서브마이크론 공정에서, 질화물 스페이서가 유지된다면 디바이스의 폭의 제거는 중대할 수 있다. 결과적으로, 도 2d에 도시된 대안의 실시예에서, 질화물 스페이서(230a)는 실리콘 기판(210)에 HF 딥핑(dip), 사전 세정 및 희생적 산화물의 성장 공정이 가해진 이후, 고온의 인산의 습식 에칭에 의해 제거될 수 있다. 본 발명에 따른 스페이서를 사용하게 되면, STI 영역의 코너를 리세싱으로부터 보호할 수 있다. 보호되는 코너를 갖게 되면 트랜지스터의 성능을 저하시키는 트랜지스터의 Vt 롤오프를 최소화할 수 있게 된다. 결과적으로, 개개의 트랜지스터의 성능이 향상됨에 따라 전체 디바이스 및 웨이퍼 수율은 향상된다.
본 발명은 수개의 특정 실시예를 참조하여 기술되었지만, 당업자라면 첨부된 특허청구범위에서 기재되는 본 발명의 사상과 범위 내에서 기술된 것에 다양한 변화를 가할 수 있다는 것을 인식할 수 있을 것이다.

Claims (10)

  1. 절연 영역에 의해 분리되는 적어도 하나의 얕은 트렌치 영역을 갖는 반도체 기판에서 절연 스페이서를 형성하는 방법에 있어서,
    상기 기판 위에 유전체를 증착하여 상기 트렌치 영역을 충진하고 상기 절연 영역을 피복하는 단계와,
    상기 유전체를 평탄화하여 상기 유전체가 상기 절연 영역과 같은 높이가 되게 하는 단계와,
    상기 트렌치 영역 위에 상기 배치된 유전체를 마스킹하여, 상기 유전체를 피복하고, 상기 절연 영역의 적어도 일부를 중첩시키는 단계와,
    상기 절연 영역의 마스킹되지 않은 부분을 제거하고 절연 스페이서를 형성하는 단계를 포함하는
    절연 스페이서 형성 방법.
  2. 제 1 항에 있어서,
    상기 마스킹 단계는,
    상기 트렌치 영역 위에 배치된 상기 유전체 상에 포토레지스트를 증착하고, 상기 절연 영역의 적어도 일부를 중첩시키며, 상기 포토레지스트를 광에 노출시키는 단계와,
    상기 포토레지스트를 현상하는 단계와,
    상기 절연 영역의 피복되지 않은 부분을 제거하는 단계와,
    상기 포토레지스트를 제거하는 단계를 더 포함하는
    절연 스페이서 형성 방법.
  3. 유전체 스페이서를 갖는 반도체 기판에서 얕은 트렌치 분리 영역을 형성하는 방법에 있어서,
    질화물 영역을 갖는 반도체 기판에서 상기 반도체 기판 내의 상기 질화물 영역 내에 규정되는 적어도 하나의 트렌치를 형성하는 단계와,
    상기 반도체 기판 위에 유전체를 증착시켜 상기 트렌치를 상기 유전체로 충진시키는 단계와,
    상기 유전체를 평탄화하여 상기 유전체가 상기 질화물 영역과 같은 높이가 되게 하는 단계와,
    상기 트렌치 영역 위에 배치된 상기 유전체를 마스킹하여, 상기 유전체를 피복하고, 상기 질화물 영역의 적어도 일부를 중첩시키는 단계와,
    상기 질화물 영역의 마스킹되지 않은 부분을 제거하고 질화물 스페이서를 형성하는 단계를 포함하는
    얕은 트렌치 분리 영역 형성 방법.
  4. 제 3 항에 있어서,
    상기 유전체는 SixOy와 SixOyNz 중 적어도 하나로부터 선택되는
    얕은 트렌치 분리 영역 형성 방법.
  5. 제 3 항에 있어서,
    상기 마스킹 단계는,
    상기 트렌치 영역 위에 배치된 상기 유전체 상에 포토레지스트를 증착하고, 상기 절연 영역의 적어도 일부를 중첩시키며, 상기 포토레지스트를 광에 노출시키는 단계와,
    상기 포토레지스트를 현상하는 단계와,
    상기 절연 영역의 피복되지 않은 부분을 제거하는 단계와,
    상기 포토레지스트를 제거하는 단계를 더 포함하는
    얕은 트렌치 분리 영역 형성 방법.
  6. 절연 영역에 의해 분리되는 적어도 하나의 얕은 트렌치 영역을 갖는 반도체 기판에서 얕은 트렌치 영역을 유전체 리세싱으로부터 보호하는 방법에 있어서,
    상기 기판 위에 유전체를 증착하여 상기 트렌치 영역을 충진하고 상기 절연 영역을 피복하는 단계와,
    상기 유전체를 평탄화하여 상기 유전체가 상기 절연 영역과 같은 높이가 되게 하는 단계와,
    상기 트렌치 영역 위에 배치된 상기 유전체를 마스킹하여, 상기 유전체를 피복하고, 상기 절연 영역의 적어도 일부를 중첩시키는 단계와,
    능동 트랜지스터 영역을 규정하는 상기 절연 영역의 마스킹되지 않은 부분을 제거하여 절연 스페이서를 형성하는 단계와,
    상기 능동 트랜지스터 영역을 세정하고 상기 능동 트랜지스터 영역 내에 희생적 산화물층을 성장시키는 단계와,
    상기 절연 스페이서를 제거하는 단계를 포함하는
    얕은 트렌치 영역 보호 방법.
  7. 제 6 항에 있어서,
    상기 유전체 평탄화 단계는 화학 기계적 폴리싱에 의해 행해지는
    얕은 트렌치 영역 보호 방법.
  8. 제 6 항에 있어서,
    상기 유전체는 SixOy와 SixOyNz 중 적어도 하나로부터 선택되며, 상기 절연 영역은 SixNy, SixOy 및 SixOyNz 중 적어도 하나로부터 선택되는
    얕은 트렌치 영역 보호 방법.
  9. 제 6 항에 있어서,
    상기 마스킹 단계는,
    상기 트렌치 영역 위에 배치된 상기 유전체 상에 포토레지스트를 증착하고, 상기 절연 영역의 적어도 일부를 중첩시키며,
    상기 포토레지스트를 광에 노출시키는 단계와,
    상기 포토레지스트를 현상하는 단계와,
    상기 절연 영역의 피복되지 않은 부분을 제거하는 단계와,
    상기 포토레지스트를 제거하는 단계를 더 포함하는
    얕은 트렌치 영역 보호 방법.
  10. 제 6 항에 있어서,
    상기 절연 영역의 마스킹되지 않은 부분을 제거하는 단계는 플라즈마 에칭과 습식 에칭 중 적어도 하나로부터 선택되는 에칭 공정에 의해 수행되며,
    상기 절연 스페이서의 제거 단계는 플라즈마 에칭과 습식 에칭 중 적어도 하나로부터 선택되는 에칭 공정에 의해 수행되는
    얕은 트렌치 영역 보호 방법.
KR1020017008409A 1999-11-02 2000-10-26 절연 스페이서 및 얕은 트렌치 분리 영역 형성 방법과절연 리세싱으로부터 얕은 트렌치 영역을 보호하는 방법 KR100707535B1 (ko)

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