KR20030049560A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판내에 활성영역과 필드영역을 한정하는 트렌치를 형성하는 단계; 상기 트렌치를 포함한 반도체 기판 전면상에 O3-USG막을 형성하여 상기 트렌치를 매립하는 단계: 상기 활성영역상에 위치한 O3-USG막내에 상기 반도체 기판 표면이 노출되도록 게이트-트렌치를 형성하는 단계; 상기 게이트-트렌치 저면에 노출된 반도체 기판 표면상에 게이트 산화막을 형성한 다음, 상기 게이트-트렌치를 매립하도록 도전층을 상기 O3-USG막 전면에 형성하는 단계; 상기 도전층을 상기 O3-USG막 상면이 노출될 때까지 제거한 후 상기 트렌치내에 있는 부분을 제외한 상기 O3-USG막을 제거하여 게이트를 형성하는 단계; 및 상기 게이트 양측면 아래의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것이며, STI CMP 공정을 하기 않기 때문에 패드 산화막과 CMP 저지층인 질화막을 형성할 필요가 없고, 이로 인해 공정단계가 감축되고 제조비용이 감소되는 효과와 활성영역이 손상되지 않는 효과가 있는 것이다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 게이트형성시 STI CMP 공정을 생략할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자를 제조함에 있어서 반도체 기판은 반도체 회로가 형성되는 활성영역(Active region)과, 활성영역을 한정하기 위한 필드영역(Field region)으로 구분된다.
이러한 반도체 기판상의 활성영역에는 소자를 구동시키기 위한 트랜지스터, 또는 기타 게이트나 캐패시터 등을 포함하여 구성되는 다수의 원하는 디램 소자, 에스램 소자, 플레시 메모리 소자등이 제조된다.
이러한 소자들을 제조함에 있어서, 가장 기본이 되는 소자분리(isolation) 공정과 게이트 형성방법을 포함한 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 제조방법을 나타내는 공정별 단면도이다.
종래 기술에 따른 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 기판(10) 상에 패드 산화막(Pad Oxide:12)과 질화막(Nitride:14)을 증착한 다음, 상기 질화막(14)상에 활성영역(Active region)과 필드영역(Field region)을 정의하기 위한 제1포토레지스트 패턴(Photoresist pattern:15)을 형성한다.
그다음, 상기 제1포토레지스트 패턴(15)을 이용하여 선택적으로 식각하여 소자분리용 트렌치(16)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 상기 제1포토레지스트 패턴(15)을 제거하고, 상기 소자분리용 트렌치(16)를 포함한 전체 구조의 상면에 HDP 산화막(HighDensity Plasma Oxide:18)을 증착하여 상기 트렌치(16)를 매립한다.
그다음, 도 1c에 도시된 바와 같이, 증착된 HDP 산화막(18) 일부상에 제2포토레지스트 패턴(20)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 상기 제2포토레지스트 패턴(20)을 마스크로 하여 활성영역상의 HDP 산화막(18)을 선택적으로 제거한 후 상기 제2포토레지스트 패턴(20)을 제거한다. 이때, HDP 산화막(18)은 매립특성은 양호하나 평탄화가 취약하다. 따라서, 후속 CMP 공정의 균일도(Uniformity)를 증대시키기 위해, 도 1c 및 도 1d에 도시된 바와 같이, 활성영역의 HDP 산화막(18)을 식각하여 표면의 단차를 완화시킨다.
그다음, 도 1e에 도시된 바와 같이, 완전히 식각되지 않고 잔류하는 HDP 산화막(18)을 CMP (Chemical Mechanical Polishing) 공정으로 제거한다. 이때, 질화막(14)은 CMP 저지층 역할을 하는데, CMP 공정후 인산용액으로 질화막(14)을 제거한다.
다음으로, 기판(10)에 P 웰(Well) 및 N 웰(Well)용 불순물을 선택적으로 이온주입(Implantation)하여 상기 기판(10)내에 P 웰(Well) 및 N 웰(Well) 영역을 정의한다. 이때, P 웰(Well)과 N 웰(Well) 사이에 HDP 산화막(18a)이 매립된 형태로 된다.
그다음, 도 1f에 도시된 바와 같이, 기판(10)상에 게이트 산화막(22;Gate Oxide)을 형성한 다음, 상기 게이트 산화막(22) 전면상에 폴리실리콘층(24)을 형성한 후, 게이트 라인을 형성하기 위하여 폴리실리콘층(24) 상면에 일정한 형태의제3포토레지스트 패턴(26)을 형성한다.
이어서, 도 1g에 도시된 바와 같이, 제3포토레지스트 패턴(26)을 마스크로 상기 폴리실리콘층(24)을 선택적으로 식각하여 게이트 라인(24a)을 형성한다.
그다음, 게이트 라인(24a) 양측면 하부의 기판(10) 표면으로 불순물 이온을 주입하여 LDD(Lightly Doped Drain:28)영역을 형성한다.
이어서, 도 1h에 도시된 바와 같이, 게이트 라인(24a) 양측면에 질화막이나 산화막으로 스페이서(30)를 형성한 다음, 이온주입 공정을 통해 기판(10)에 소오스/드레인 영역(32)을 형성한다.
상기와 같은 공정으로 반도체 소자를 제조하면 다음과 같은 장점이 있다.
첫째로, 질화막을 CMP 저지층으로 하는 STI CMP 공정을 적용하기 때문에 필드영역의 산화막 손실(Oxide Loss)을 줄일 수 있다. 둘째로, 폴리실리콘 증착의 균일성(Uniformity)에 의해 게이트 라인의 높이를 일정하게 유지할 수 있다.
그러나, 종래 기술에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
종래 기술에 있어서는, STI CMP 공정을 적용하기 때문에 CMP 저지층인 질화막의 증착이 필요하며, STI CMP의 균일도(Uniformity) 증대를 위한 활성영역의 단차 감소 공정이 필요하다는 문제점이 있었다.
또한, STI CMP 저지층인 질화막을 제거하기 위하여 인산용액의 습식식각 공정이 필요하며, 게이트 라인 형성시 폴리실리콘과 게이트 산화막과의 식각선택비가작은 경우 활성영역이 손상받을 수 있어서 접합누설(Junction Leakage) 현상을 비롯한 소자의 특성이 열악화를 초래할 수 있는 문제점이 있었다.
이에, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 필드영역의 매립용 산화막을 평탄화가 좋은 O3-USG 산화막을 사용하므로써 STI CMP 공정을 생략할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
100: 기판101: 트렌치
102: 제1포토레지스트104: O3-USG막
105: 제2포토레지스트106: 게이트-트렌치
108: 게이트 산화막110: 폴리실리콘층
110a: 게이트112: LDD
114: 스페이서116: 소오스/드레인
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판내에 활성영역과 필드영역을 한정하는 트렌치를 형성하는 단계; 상기 트렌치를 포함한 반도체 기판 전면상에 O3-USG막을 형성하여 상기 트렌치를 매립하는 단계: 상기 활성영역상에 위치한 O3-USG막내에 상기 반도체 기판 표면이 노출되도록 게이트-트렌치를 형성하는 단계; 상기 게이트-트렌치 저면에 노출된 반도체 기판 표면상에 게이트 산화막을 형성한 다음, 상기 게이트-트렌치를 매립하도록 도전층을 상기 O3-USG막 전면에 형성하는 단계; 상기 도전층을 상기 O3-USG막 상면이 노출될 때까지 제거한 후 상기 트렌치내에 있는 부분을 제외한 상기 O3-USG막을 제거하여 게이트를 형성하는 단계; 및 상기 게이트 양측면 아래의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 제조방법은, 도 2a에 도시된 바와 같이, 실리콘과 같은 반도체로 이루어진 반도체 기판(100)에 주지된 방법으로 P 웰(well)과 N 웰(well)을 형성한다.
그다음, 상기 반도체 기판(10)상에 활성영역(Active region)과 필드영역(Field region)을 한정하기 위해 제1포토레지스트 패턴(102)을 형성한 다음, 상기 제1포토레지스트 패턴(102)을 마스크로 상기 필드영역으로 예정될 반도체 기판(10)의 소정부분을 식각하여 트렌치(Trench:101)를 형성한다. 이때, 상기 트렌치(101)를 형성하는 공정에서 Cl2또는 SF6와 Ar 및 N2가스를 활성화시킨 플라즈마를 이용한다.
이어서, 도 2b에 도시된 바와 같이, 상기 제1포토레지스트 패턴(102)을 제거한 후, 상기 트렌치(101)를 포함한 상기 반도체 기판(100) 전면상에 O3-USG막(104)을 증착하여 상기 트렌치(101)를 매립한다. 이때, 상기 O3-USG막(104)은 소스 가스(Source gas)가 오존(O3)인 USG(Undoped Silicate Glass)로서 매립 및 평탄화 특성이 매우 우수한 필드영역을 매립하기 위한 필드갭 필(Field gap fill) 물질이다. 한편, 상기 O3-USG막(104)은 식각된 필드영역, 즉 트렌치(101)의 충분한 매립과 후술하는 게이트의 패터닝을 고려하여 트랜지스터 특성이 요구하는 게이트 높이와같거나 그 이상의 두께, 예를 들어, 최소 2500Å 이상의 두께로 증착한다.
그 다음, 도 2c에 도시된 바와 같이, 상기 트렌치(101)를 매립하는 O3-USG막(104)상에 제2포토레지스트 패턴(105)을 형성한다.
이어서, 상기 제2포토레지스트 패턴(105)을 마스크로 상기 반도체 기판(100) 표면이 노출되도록 상기 O3-USG막(104)을 선택적으로 식각하여 게이트 형성용 게이트-트렌치(106)를 형성한다. 이때, 상기 게이트-트렌치를 형성하는 단계는, CXFY또는 CAHBFC와 Ar 및 O2가스를 활성화시킨 플라즈마를 이용한다.
이어서, 도 2d에 도시된 바와 같이, 상기 게이트 형성용 게이트-트렌치(106) 저면에 노출된 상기 반도체 기판(100) 표면상에 게이트 산화막(Gate oxide:108)을 형성한 다음, 상기 게이트 형성용 게이트-트렌치(106)를 매립하도록 상기 O3-USG막(104)을 포함한 전체 구조 상면에 폴리실리콘층(110)을 형성한다. 이때, 상기 게이트 산화막(108)은 열공정 방식을 사용하여 상기 게이트 형성용 게이트-트렌치(106) 저면에 노출된 상기 반도체 기판(100) 표면에만 절연특성이 우수한 열산화막(Thermal oxide)을 성장시킨다.
그 다음, 도 2e에 도시된 바와 같이, 상기 폴리실리콘층(110)을 화학적 기계적 연마공정(CMP)으로 일부 제거한 다음, 잔류하는 폴리실리콘층(110) 및 O3-USG막(104)을 선택적으로 제거하여 게이트(110a) 및 필드영역(104a)을 형성한다. 이때, 상기 폴리실리콘층(110)에 대해 O3-USG막(104)을 선택적으로 제거하는 단계는CXFY와 Ar 및 O2가스를 활성화시킨 플라즈마를 이용한다.
다음으로, 상기 게이트(110a) 양측면 하부의 반도체 기판(100) 표면에 특정한 이온을 주입하여 LDD(Lightly Doped Drain:112) 영역을 형성한다.
이어서, 도 2f에 도시된 바와 같이, 전체 구조의 상면에 질화막이나 산화막을 증착하고 이를 에치백(Etch back)하여 상기 게이트(110a) 양측면에 스페이서(114)를 형성한다. 다음으로, 상기 게이트(110a) 양측면 하부의 반도체 기판(100) 표면에 불순물 이온을 주입하여 소오스/드레인 영역(116)을 형성한다.
그 다음, 예정된 후속공정을 진행하여 반도체 소자를 완성한다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, STI CMP 공정을 하지 않기 때문에 패드 산화막과 CMP 저지층인 질화막을 형성할 필요가 없다.
또한, 매립과 평탄화 특성이 우수한 O3-USG를 사용하기 때문에 STI CMP의 균일도(Uniformity)를 향상시키기 위한 별도의 마스크 공정 및 식각공정이 필요없다. 따라서, 공정단계가 감축되며 제조비용이 감소되는 효과가 있다.
또한, 게이트 라인 형성시 삼강(Damascene) 방식을 적용하기 때문에 활성영역이 손상되지 않는 효과가 있다.

Claims (7)

  1. 반도체 기판내에 활성영역과 필드영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 반도체 기판 전면상에 O3-USG막을 형성하여 상기 트렌치를 매립하는 단계:
    상기 활성영역상에 위치한 O3-USG막내에 상기 반도체 기판 표면이 노출되도록 게이트-트렌치를 형성하는 단계;
    상기 게이트-트렌치 저면에 노출된 반도체 기판 표면상에 게이트 산화막을 형성한 다음, 상기 게이트-트렌치를 매립하도록 도전층을 상기 O3-USG막 전면에 형성하는 단계;
    상기 도전층을 상기 O3-USG막 상면이 노출될 때까지 제거한 후 상기 트렌치내에 있는 부분을 제외한 상기 O3-USG막을 제거하여 게이트를 형성하는 단계; 및
    상기 게이트 양측면 아래의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 트렌치를 형성하는 단계는 SF6와 Ar 및 N2가스를 활성화시킨 플라즈마를 이용하여 상기 반도체 기판을 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 O3-USG막은 상기 게이트 높이와 같거나 그 이상의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 O3-USG막은 2,500Å 이상의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 게이트 산화막을 형성하는 단계는 열공정으로 상기 게이트 트렌치 저면에 노출된 반도체 기판 표면에만 열산화막을 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 폴리실리콘층 및 O3-USG막을 선택적으로 제거하는 단계는 CXFY와 Ar 및 O2가스를 활성화시킨 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 게이트-트렌치를 형성하는 단계는, CXFY또는 CAHBFC와 Ar 및 O2가스를 활성화시킨 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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