CN1384976A - 利用绝缘衬垫防止窄器件中的阈值电压的滚降 - Google Patents

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Abstract

一种形成半导体器件的方法,该方法使半导体器件的沟槽中的氧化凹槽最小。在一个实施例中,围绕浅沟槽绝缘区中的沟槽上边角氧化物形成氮化物衬垫,保护边角氧化物在工艺中不被蚀刻。沟槽中的氧化凹槽引起沟槽的上边角处的强电场和晶体管的Vt滚降,这是不希望发生的。根据一个实施例,掩蔽填充有HDP氧化物并进行平面化的STI区。掩膜基本上覆盖HDP氧化物并与氮化物的至少一部分重叠。蚀刻去除氮化物的暴露区,在HDP氧化物填充的两个侧边形成氮化物衬垫。

Description

利用绝缘衬垫防止窄器件中的阈值电压的滚降
发明的领域
本发明通常是指半导体器件的制造。特别是本发明涉及在填充电介质区的蚀刻期间保存浅沟槽绝缘区完整的一种工艺。
发明的背景
电子工业持续依赖半导体技术的发展以至在更加紧凑的区域中获得更强功能的器件。对于许多应用，为了实现强功能的器件，需要将大量的电子器件集成到单一硅晶片里。由于硅晶片的每一给定区域的电子器件数目的增加，因此制造工艺变得更加困难。
已经制造出的大量的半导体器件在众多的行业中具有不同的用途。这种以硅为基底的半导体器件常常包括金属氧化物半导体(MOS)晶体管，例如P-沟道MOS(PMOS)晶体管、N-沟道MOS(NMOS)晶体管和互补MOS(CMOS)晶体管、双极晶体管以及BiCMOS晶体管。
这些半导体器件中间的每一个常常包含一个在其上形成有多个有源器件的半导体衬底。给定的有源器件的具体结构可以在器件类型之间变化。例如在MOS晶体管中，有源器件通常包括源和漏区以及在源和漏区之间调整电流的栅电极。
在这种器件的制造中，一个重要的步骤是形成绝缘区使电子器件或它的一部分电隔离，并紧密地集成到硅晶片中。给定的有源器件的具体结构可以在器件类型之间变化，MOS型晶体管中通常包括源和漏区以及在源和漏区之间调整在沟道中流动的电流的栅电极。无关的电流不应在相邻的MOS型晶体管的源和漏区之间流动。然而，在制造工艺中，如硼、磷、砷或锑杂质原子就会在晶片的固态硅内部发生运动。这种运动称为扩散。在硅晶片以外的掺杂原子与硅片内部的那些掺杂原子之间存在浓度梯度的高温下扩散过程就发生。当形成硅集成电路器件的p-型和n-型区时典型地利用高温下的扩散过程。
称作“沟槽隔离”的技术常常限制这种流动。沟槽隔离的特殊类型称为浅沟槽隔离(STI)。STI常常用于隔离相同的或者反向极性类型(例如、p-型相对n-型)的器件的各自的扩散区。
在形成STI区中，一种技术包括在硅衬底上形成电介质薄膜。现有技术工艺始于硅衬底，在其上形成二氧化硅薄层。在实例工艺中，在硅衬底上淀积大约100的SiO2。氧化物的淀积之后，在薄的氧化层上淀积实质上更厚的氮化硅层。在该实例工艺中，该工艺淀积大约1800的氮化硅。通过光刻，用光刻胶掩蔽STI区。实施SiN/SiO2叠层的选择蚀刻直到暴露硅衬底。然后剥离光刻胶掩膜。利用SiN作掩膜，该工艺蚀刻出浅硅沟槽，蚀刻的该沟槽深入衬底中。开槽典型地接收填充淀积的高密度等离子体(HDP)氧化物。在实例工艺中，淀积氧化物的厚度在大约6000至9000之间并填充深度在2500至3500范围的沟槽。然后，采用平面化工艺去除多余的氧化物。保留的氮化硅用做蚀刻终止。在现代的亚微米工艺中，化学机械抛光(CMP)使特征平坦。
参照现有技术工艺的图1A，进行了CMP之后显示出的特征。在衬底110上形成器件100。由SiO2/SiN叠层140分隔STI区150。叠层140由薄的氧化层120和氮化物层130组成。实施平面化之后，利用湿法清洗工艺剥离氮化物。剥离氮化物的区域可用于提供被STI隔离的有源区的区域。随后进行后CMP清洗工序，“牺牲氧化物”的预清洗工序，以及随后的生长大约200至300的牺牲氧化层，制备用于后续工艺的MOS晶体管结构的有源区。
上述工艺可以在沟槽的上边角附近形成STI氧化物凹槽。这是要解决的重要问题。参照图1B，示出氧化物凹槽160。由于在后续加工中栅氧化变薄，以及在有源区120a附近的沟槽的上锐边角环绕有较高的电场，这些凹槽引起窄晶体管中的Vt滚降，也称为环绕效应。因此，顶端边角氧化物凹槽加大了环绕效应并使设立有源区120a器件的晶体管性能退化。
因此，需要一种工艺使形成这种使晶体管性能退化的凹槽的可能性降到最小。
发明的概要
通过多个实施例举例说明本发明，其中之一将在下面简要描述。该发明在加工期间使STI结构中的凹槽形成最小。根据一个实施例，半导体衬底通过形成的绝缘区具有至少一个与其它器件分离的浅沟槽，该沟槽其后限定集成电路的有源晶体管区。形成绝缘衬垫的方法包括在衬底上淀积电介质并基本上填充沟槽区并且覆盖绝缘区。然后，该方法使电介质平面化以致它基本上与绝缘区共面。通过掩蔽设置在沟槽区上的电介质形成绝缘区，基本上覆盖电介质并至少与一部分绝缘区重叠。去除绝缘区的未掩蔽部分并保留绝缘衬垫。绝缘区的未掩蔽部分限定有源晶体管区。然后，清洗晶体管的有源区并在此生长牺牲氧化层。生长牺牲氧化物层之后，去除绝缘衬垫。
本发明的上述概要并不代表本发明的每个公开的实施例，或每个方面。其它方面或实施例将在附图以及详细说明中提供。
附图的简要描述
本发明可以结合相应的附图通过以下的对本发明的不同实施例的详细描述更充分地理解，其中：
图1A说明CMP之后具有STI区的现有技术工艺的剖面图；
图1B显示预清洗/牺牲氧化物以及凹槽形成之后图1A的结构；
图2A-2D说明根据本发明的实施例的工艺的剖面图，其中：
图2A说明具有限定的并且平面化的STI区的衬底的剖面图；
图2B表明由光-掩膜限定氮化物衬垫的图2A的剖面图；
图2C说明未掩蔽的氮化物除去之后保留氮化物衬垫的图2B的结构；
图2D说明根据本发明的另一个实施例中氮化物衬垫除去之后图2C的结构；
当本发明容许不同的变化和替换形式时，它的具体的实施例将通过附图中的举例以及在此的详细描述进行说明。然而，应当理解，本发明并不限于公开的具体方式，相反地，本发明包括落入由附加的权利要求所限定的本发明精神和范围之内的所有改进、等同和变形。
不同实施例的详细描述
已经发现结合用于制造MOS型晶体管的蚀刻工艺本发明的益处和优点。本发明发现独特的益处是有利于在沟槽的上边角蚀刻薄的区的可能性最小化。本发明尤其也对控制阈值电压和窄晶体管的漏电流有用。在以下的论述中，MOS结构用来描述本发明的实施实例，然而本发明并不限制于此。
硅衬底中，形成沟槽绝缘区的工艺已经作为背景技术论述。CMP抛光结构的表面构形并且该结构将为后续的工艺作准备。掩蔽存在沟槽氧化物的区。光掩膜覆盖氧化物并且与周围的氮化物的宽度重叠。蚀刻清除暴露的氮化物。沟槽被保护，因为它被氧化物(SixOy)衬垫围绕。在形成保护衬垫时其它材料可以用来代替氮化硅。这些材料包括富硅氧化物(SixOy)或硅-氧-氮化物(Si x OyNz)。氮化物衬垫保护沟槽的上面边角不受后续的蚀刻工艺的影响。本发明可适用于沟槽隔离法如在美国专利号5882982中所述，“沟槽隔离法”公开在1999年3月16日，已转让给本受让人并且在此将它全部引证参考。
在根据本发明的实例工艺中，参照图2A-2D，将对保护STI氧化物的上面边角的氮化物衬垫进行说明。特别地，在图2A中，结构200具有硅衬底210。在衬底210上，薄的氧化物220和基本上较厚的氮化硅230的电介质叠层240粘合在浅沟槽绝缘区250。HDP(高密度等离子体)氧化物填充浅沟槽绝缘区250。填充浅沟槽隔离的氧化物可以用其它技术实现，例如低压化学气相淀积(LPCVD)。淀积氧化物充填之后，结构的表面200进行CMP平面化。
参照图2B，光刻胶260掩蔽STI区250。光刻胶260覆盖STI区250并与邻接于沟槽250的氮化物230重叠。在现代的亚微米工艺中，重叠大约0.05m至0.20m或大约0.10m至0.15m的范围之内。重叠还足以产生有效的保护阻挡，然而却不消耗随后形成的有源晶体管区的沟道宽度W(图示)。参照图2C，常规的光刻法从图2B的氮化物层230处形成氮化物衬垫230a。氮化物230的暴露区可以通过对氮化物有选择性的等离子体蚀刻工艺去除。氮化物的选择蚀刻中止在薄的氧化物区220上。氮化物衬垫230a保护STI的上面边角不被湿法工艺侵蚀。例如，在现代的亚微米工艺中，形成氮化物衬垫230a后，硅衬底210可以进行氢氟酸浸泡和预清洗工艺。在950℃下生长大约200至250的牺牲氧化物，在湿的或干的环境中制备用于后续的工艺的有源晶体管区。
图2D中表明，器件结构200的暴露区的蚀刻结果形成宽度W的有源区220a，该有源区被具有氮化物衬垫230a的STI区250分隔。
在一些现代的亚微米工艺中，假如氮化物衬垫残留，器件宽度的消损将是明显的。因此，在图2D所示的替换实施例中，在硅衬底210完成HF侵泡、预清洗以及生长牺牲氧化物过程之后，氮化物衬垫230a可以通过热磷酸的湿法蚀刻清除。根据本发明，使用衬垫就防止STI区的边角形成凹槽。受保护的边角使晶体管的Vt滚降效应最小，该效应可使晶体管性能退化。因此，改善了单个的晶体管性能，提高了总体的器件和晶片产量。
虽然参考几个具体的实施例对本发明进行了描述，但本领域技术人员确信在不脱离以下的权利要求所阐明的本发明的精神和范围的条件下可以做出许多变动。

Claims (10)

1.半导体衬底中形成绝缘衬垫的方法，该半导体衬底具有至少一个由绝缘区隔离的浅沟槽区，包括：
在衬底上淀积电介质并基本上填充沟槽区并且覆盖绝缘区；
使电介质平面化以使电介质基本上与绝缘区共面；
掩蔽设置在沟槽区上的电介质，基本上覆盖电介质并与绝缘区的至少一部分重叠；以及
去除氮化物区的暴露部分，形成绝缘衬垫。
2.按照权利要求1所述的方法，其中掩蔽进一步包括：
在沟槽区上设置的电介质之上淀积光刻胶，与绝缘区的至少一部分重叠，使光刻胶曝光；
显影光刻胶；
去除绝缘区的暴露部分；以及
剥离光刻胶。
3.在具有电介质衬垫的半导体衬底中形成浅沟槽绝缘区的方法，包括：
在其上具有氮化物区的半导体衬底中形成至少一个沟槽，该沟槽限定在氮化物区中并且在半导体衬底之内；
在半导体衬底上淀积电介质，用电介质基本上填充沟槽；
使电介质平面化以致电介质基本上与氮化物区共面；
掩蔽设置在沟槽上的电介质，并基本上覆盖电介质并与氮化物区的至少一部分重叠；以及
去除氮化物区暴露的部分，形成氮化物衬垫。
4.按照权利要求3所述的方法，其中电介质是从以下的SixOy和SixOyNz中选择出来的至少一种。
5.按照权利要求3所述的方法，其中掩蔽进一步包括：
在沟槽区上设置的电介质之上淀积光刻胶，与绝缘区的至少一部分重叠，使光刻胶曝光；
显影光刻胶；
去除绝缘区的暴露部分；以及
剥离光刻胶。
6.在半导体衬底中防止浅沟槽区形成电介质凹槽的方法，该半导体衬底具有由绝缘区隔离的至少一个浅沟槽区，包括：
在衬底上淀积电介质并基本上填充沟槽区并且覆盖绝缘区；
使电介质平面化以使电介质基本上与绝缘区共面；
掩蔽设置在沟槽区上的电介质，并基本上覆盖电介质并与绝缘区的至少一部分重叠；以及
去除绝缘区的暴露部分，形成绝缘衬垫，绝缘区的暴露部分限定有源晶体管区；以及
清洗有源晶体管区并在有源晶体管区生长牺牲氧化层；以及
去除绝缘衬垫。
7.按照权利要求6所述的方法，其中通过化学机械抛光使电介质平面化。
8.按照权利要求6所述的方法，其中电介质是从以下的SixOy和SixOyNz中选出来的至少一种；以及
其中绝缘区是从以下的SixNy、SixOy和SixOyNz中选出来的至少一种。
9.按照权利要求6所述的方法，其中掩蔽进一步包括：
在沟槽区上设置的电介质之上淀积光刻胶，与绝缘区的至少一部分重叠，使光刻胶曝光；
显影光刻胶；
去除绝缘区的暴露部分；以及
剥离光刻胶。
10.按照权利要求6所述的方法，其中去除绝缘区的暴露部分是从以下的等离子体蚀刻和湿法蚀刻中被选择出来的至少一种蚀刻工艺；以及
其中绝缘衬垫的去除是从以下的等离子体蚀刻和湿法蚀刻中被选择出来的至少一种蚀刻工艺。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1327504C (zh) * 2004-06-25 2007-07-18 茂德科技股份有限公司 制造半导体元件的方法
CN101320732B (zh) * 2007-06-05 2010-09-15 台湾积体电路制造股份有限公司 半导体装置以及用以制造半导体装置的衬底
CN115497869A (zh) * 2022-11-17 2022-12-20 合肥新晶集成电路有限公司 半导体结构的制备方法及半导体结构

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492238B1 (en) * 2001-06-22 2002-12-10 International Business Machines Corporation Bipolar transistor with raised extrinsic base fabricated in an integrated BiCMOS circuit
US6566225B2 (en) * 2001-08-06 2003-05-20 Macronix International Co., Ltd. Formation method of shallow trench isolation
US6661044B2 (en) * 2001-10-22 2003-12-09 Winbond Electronics Corp. Method of manufacturing MOSEFT and structure thereof
US20050135759A1 (en) * 2003-12-22 2005-06-23 Xingwu Wang Optical fiber assembly
US6541321B1 (en) * 2002-05-14 2003-04-01 Advanced Micro Devices, Inc. Method of making transistors with gate insulation layers of differing thickness
US6828211B2 (en) * 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
KR100921329B1 (ko) * 2002-12-20 2009-10-13 매그나칩 반도체 유한회사 반도체 소자의 소자 분리막 형성 방법
SG121754A1 (en) * 2003-01-24 2006-05-26 Systems On Silicon Mfg Company Method of forming shallow trench isolation structures
KR100524809B1 (ko) 2003-12-19 2005-11-01 주식회사 하이닉스반도체 반도체 소자의 이중게이트 절연막 형성방법
KR100753155B1 (ko) * 2006-05-09 2007-08-30 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR100901822B1 (ko) * 2007-09-11 2009-06-09 주식회사 실트론 질화갈륨 성장용 기판 및 질화갈륨 기판 제조 방법
US8765491B2 (en) 2010-10-28 2014-07-01 International Business Machines Corporation Shallow trench isolation recess repair using spacer formation process
US8916950B2 (en) 2011-10-18 2014-12-23 International Business Machines Corporation Shallow trench isolation structure having a nitride plug

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654120A (en) 1985-10-31 1987-03-31 International Business Machines Corporation Method of making a planar trench semiconductor structure
US5433794A (en) 1992-12-10 1995-07-18 Micron Technology, Inc. Spacers used to form isolation trenches with improved corners
JPH07183409A (ja) * 1993-12-24 1995-07-21 Seiko Epson Corp 半導体装置とその製造方法
US5521422A (en) * 1994-12-02 1996-05-28 International Business Machines Corporation Corner protected shallow trench isolation device
US5882982A (en) 1997-01-16 1999-03-16 Vlsi Technology, Inc. Trench isolation method
US5960297A (en) * 1997-07-02 1999-09-28 Kabushiki Kaisha Toshiba Shallow trench isolation structure and method of forming the same
TW351849B (en) * 1997-09-11 1999-02-01 United Microelectronics Corp Method for fabricating shadow trench insulation structure
US6005279A (en) * 1997-12-18 1999-12-21 Advanced Micro Devices, Inc. Trench edge spacer formation
US5882983A (en) * 1997-12-19 1999-03-16 Advanced Micro Devices, Inc. Trench isolation structure partially bound between a pair of low K dielectric structures
US6228741B1 (en) * 1998-01-13 2001-05-08 Texas Instruments Incorporated Method for trench isolation of semiconductor devices
US6054343A (en) * 1998-01-26 2000-04-25 Texas Instruments Incorporated Nitride trench fill process for increasing shallow trench isolation (STI) robustness
US5950090A (en) * 1998-11-16 1999-09-07 United Microelectronics Corp. Method for fabricating a metal-oxide semiconductor transistor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1327504C (zh) * 2004-06-25 2007-07-18 茂德科技股份有限公司 制造半导体元件的方法
CN101320732B (zh) * 2007-06-05 2010-09-15 台湾积体电路制造股份有限公司 半导体装置以及用以制造半导体装置的衬底
CN115497869A (zh) * 2022-11-17 2022-12-20 合肥新晶集成电路有限公司 半导体结构的制备方法及半导体结构
CN115497869B (zh) * 2022-11-17 2023-04-18 合肥新晶集成电路有限公司 半导体结构的制备方法及半导体结构

Also Published As

Publication number Publication date
KR20010093238A (ko) 2001-10-27
JP2003513469A (ja) 2003-04-08
US6251747B1 (en) 2001-06-26
KR100707535B1 (ko) 2007-04-12
EP1145304A1 (en) 2001-10-17
KR100728398B1 (ko) 2007-06-13
CN1199256C (zh) 2005-04-27
KR20010100005A (ko) 2001-11-09
DE60045734D1 (de) 2011-04-28
EP1145304B1 (en) 2011-03-16
WO2001033626A1 (en) 2001-05-10

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