KR20010093668A - 얕은 트렌치 분리 소자 형성 방법 - Google Patents

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KR20010093668A
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니시가키 코지
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Abstract

얕은 트렌치 분리 소자 형성 방법은 반도체 기판 내에 개구를 포함하는 마스크 패턴을 형성하고, 개구를 사용함으로써 반도체 기판상에 트렌치를 형성하고, 개구 및 트렌치를 제1의 실리콘 산화막으로 채움으로써 완성된다. 제1의 실리콘 산화막의 측벽상에 측벽을 형성하기 위하여 마스크 패턴을 제거한 이후에 제2의 실리콘 산화막이 형성되어 에치 백된다. 그 후, 소자 영역에 이온 주입을 실행한 이후에 제1의 실리콘 산화막이 소자 영역으로부터 제거되어 트랜지스터를 형성한다.

Description

얕은 트렌치 분리 소자 형성 방법{METHOD OF FORMING SHALLOW TRENCH ISOLATION}
본 발명은 얕은 트렌치 분리 소자(shallow trench isolation)를 형성하는 방법에 관한 것으로서, 특히, 인접 트랜지스터 사이에서 전류 누설이 적으며 집적도가 높은 반도체 집적 회로에 적합한 얕은 트렌치 분리 소자에 관한 것이다.
최근, 크기는 작고 집적도는 높은 반도체 집적 회로가 개발됨에 따라, 소자의 크기를 줄이고 소자 분리 영역의 크기를 줄이는 문제가 보다 중요한 과제가 되고 있다. 보통, 소자 분리 영역은 소자 영역 사이에 두터운 산화막을 구성함으로써 통상적으로 형성된다. 최근에, 트렌치 분리 소자라고 부르는 소자 분리 구조체가 종종 채택되어 소자 분리 영역의 크기가 줄어들고 있다. 상기 트렌치 분리 기술은 반도체 기판상에 트렌치를 형성하여 상기 기판상에 절연막으로 코팅된 도전막 또는 절연막을 매입함으로써 소자들을 분리한다.
그러나, 상기 트렌치 분리 기술은 문제점을 지니고 있다. 도 5는 종래의 얕은 트렌치 분리 소자의 구조를 도시하고 있다. 트렌치(6)는 실리콘 기판(1)의 표면상에 형성되고 상기 트렌치(6) 내에 실리콘 산화막(8)이 매입된다. 그 후, 트랜지스터 게이트(25)가 트렌치(6)들 사이의 절연막상에 형성된다. 그러나, 상기와 같은 종래의 트렌치 분리 기술에서, 습식 에칭이 실행되어 소자 영역의 표면상에 형성되었던 절연층을 제거하는 경우에 실리콘 산화막(8)의 에칭은 국부적으로 진행되기 때문에 반도체 기판상의 트렌치(6)의 코터부의 실리콘 산화막(8) 내에서 자칫하면 포켓(15)이 생길 수가 있다. 트랜지스터가 실리콘 산화막(8)에 인접한 소자 영역에서 형성되는 경우에, 상기 포켓(15)은 게이트 전극(25)으로부터의 전계가 채널 코너부를 향해 집중하도록 하고 그것은 전류 누설의 증가 또는 상기 트랜지스터의 임계 전압의 강하로 이어진다. 그 결과, 트렌치의 코너부에 형성하는 상기 포켓을 줄이거나 제거하는 것은 트렌치 분리 소자를 형성하는 기술의 발전이라는 점에서 중요하다.
하나의 예로서, 일본국 특개평 6-37178호에는 트렌치에 매입된 재료의 상부 표면이 트렌치의 폭보다 넓은 덮개(lid)로 피복되어 습식 에칭 공정중에 트렌치 내의 절연막의 코너부에서의 에칭의 진행을 중단시키는 기술이 개시되어 있다. 상기 기술은 도 6의 a 내지 h를 참조하여 아래에서 보다 상세히 기술될 것이다.
도 6의 a 내지 h는 종래 기술의 형성 공정의 순서대로 형성되는 트렌치 분리 소자를 도시하는 단면도이다. 도 6의 a에서, 실리콘 기판(1)의 표면은 산화되어 두께가 예컨대 30nm인 실리콘 산화막(2)을 형성한다. 상기 상부의 위에, 두께가 예컨대 150nm인 실리콘 질화막(3)이 CVD법(화학적 기상 성장법)에 의해 형성된다. 그 후, 다른 실리콘 산화막(4)의 층이 예컨대 두께가 300nm인 실리콘 질화막(3)의 상부상에 배치된다. 다음에, 소자 분리 영역의 패터닝이 포토리소그라피 공정을 사용하여 실행되고 소자 분리 영역상의 3층막(2, 3, 4)이 RIE(반응성 이온 에칭) 방법을 이용하여 에칭 제거되어 개구(5)가 형성된다.
도 6의 b에서, 다음에, 두께가 예컨대 150nm인 산화된 실리콘막(13)이 LPCVD법(저압 CVD법)을 사용하여 도 6의 a에 도시된 표면상에 적층된다. 그 후, 웨이퍼가 N2가스의 분위기에서 900℃의 온도로 60분 동안 어닐링 된 이후에 실리콘기판(1)의 상부면 및 실리콘 산화막(4)의 상부 표면상에 적층되어 있던 산화된 실리콘막(13)은 전면(full surface) RIE 방법을 사용하여 제거되어 도 6의 c에 도시된 바와 같이 3층막(2, 3, 4)의 측벽만의 상부의 실리콘 산화막(13)이 남게 된다.
상기 삼층막(2, 3, 4) 및 상기 삼층막의 측벽상에 잔존하는 산화된 실리콘막(13)은 그 후 실리콘 기판(1)을 예컨대 400nm의 깊이로 에칭하기 위해 에칭 마스크로서 사용되어 도 6의 d에 도시된 바와 같이 트렌치(6)를 형성한다.
다음에, 도 6의 e에 도시된 바와 같이, 실리콘 산화막(4, 13)이 습식 에칭을 사용하여 제거되어 실리콘 질화막(3)이 남게 된다. 그 후, 도 6의 f에 도시된 바와 같이 일단 트렌치(6)의 내벽이 산화되고 실리콘 산화막(7)이 예컨대, 30nm의 두께로 일단 형성이 되면, 실리콘 산화막(8)이 예컨대 600nm의 두께로 적층되고 실리콘 산화막으로 트렌치(6)를 채운다. 이 시점에서, 실리콘 산화막(8)은 실리콘 질화막(3)의 상부상에 또한 형성된다.
상기 실리콘 산화막(8)은 그 후 도 6의 g에 도시된 바와 같이 CMP(화학적 기계적 연마) 또는 RIE 방법을 사용하여 실리콘 질화막(3)이 노출될 때 까지 에치 백된다. 최종적으로, 도 6의 h에 도시된 바와 같이, 남겨진 실리콘 질화막(3)이 에칭으로 제거되고 소자 영역(11)의 표면상의 실리콘 산화막(2)이 습식 에칭을 사용하여 또한 제거되어 트렌치 분리 소자를 완성한다.
상기에서 언급된 종래 기술에 따르면, 도 6의 f에 도시된 공정에서, 실리콘 산화막(8)이 트렌치(6) 또는 마스크 패터닝된 개구(5)를 채우기 위해 사용되는 경우에, 트렌치(6)의 상부상의 실리콘 산화막(8)의 폭이 트렌치(6)의 폭보다 넓으므로 트렌치(6)를 피복하는 덮개(lid)가 형성된다. 따라서, 상기 트렌치(6)의 코너부는 상기와 같은 덮개 형상의 구조에 의해 노출로부터 보호된다. 따라서, 소자 영역(11)의 표면상의 실리콘 산화막(8)이 습식 에칭에 의해 제거되는 경우에 트렌치(6)의 코너부에서의 실리콘 산화막(8)의 에칭의 국부적인 진행이 방지되기 때문에 트렌치(6)의 코너부에서의 실리콘 산화막(8)의 포켓이 생기는 것이 완화된다.
그럼에도 불구하고, 전술한 기술은 이하의 원인에 기인한 문제점을 지니고 있는데, 그 원인은 소자 영역의 크기를 줄이는 것이 어려워서 소자의 집적도가 증가되는 것이 방해를 받는다는 점이다. 도 7은 전술한 방법의 형성 공정에 따른 트렌치 분리 구조체의 단면도를 도시하고 있다. 전술하였지만, 마스크 패선 개구의 폭(21)을 실리콘 기판(1) 내에 형성된 트렌치(6)의 폭(22)보다 넓게 만들 필요성이 있으므로 소자 영역의 폭(24)은 그 만큼(겹치는 양 만큼) 3층막(2, 3, 4)의 패터닝 길이(23) 보다 크게 된다. 포토리소그라피 장치의 제조상의 한계에 기인하여, 패터닝 길이(23)를 줄이는 것은 제한을 받는다. 그러나, 소자 영역의 폭(24)은 상기의 한계보다 보통 크게 되어 포토리소그라피 장치의 제조 한계에 의해 허용된 최단 길이까지 크기를 줄이는 것은 불가능하다. 그 결과, 소자 영역의 폭(24)의 크기를 줄이는 것은 제한을 받을 뿐만 아니라 그에 따라 칩 집적도가 증가하게 된다.
본 발명은 트렌치의 코너부의 절연막의 포켓의 발생을 완화하는 것을 목적으로 한다.
또한, 본 발명은 소자 영역의 크기가 포토리소그라피 장치의 제조 한계에 의해 허용되는 최소 길이까지 감소될 수 있는 트렌치 분리 소자에 대한 제조 공정을 제공하는 것을 목적으로 한다.
본 발명의 트렌치 분리 소자를 형성하는 방법은 반도체 기판상에 다수의 개구를 갖는 마스크 패턴을 형성하는 공정과, 상기 마스크 패턴을 마스크로 사용하여 반도체 기판을 에칭함으로써 다수의 트렌치를 형성하는 공정과, 상기 트렌치 및 개구 내에 제1의 절연막을 형성하는 공정과, 상기 마스크 패턴을 제거하는 공정과, 상기 제1의 절연막의 측벽 각각의 상부에 제2의 절연막을 형성하는 공정을 포함한다.
도 1의 a 내지 h는 본 발명의 제1의 실시예에 따른 트렌치 분리 소자를 형성하는 각각의 단계를 각각 도시하는 단면도.
도 2는 본 발명의 제1의 실시예에 따른 트렌치 분리 소자의 구조를 도시하는 단면도.
도 3의 a 내지 i는 본 발명의 제2의 실시예에 따른 트렌치 분리 소자를 형성하는 각각의 단계를 각각 도시하는 단면도.
도 4의 a 내지 h는 본 발명의 제3의 실시예에 따른 트렌치 분리 소자를 형성하는 각각의 단계를 각각 도시하는 단면도.
도 5는 종래의 트렌치 분리 소자를 도시하는 단면도.
도 6의 a 내지 h는 종래의 트렌치 분리 소자를 형성하는 각각의 단계를 각각 도시하는 단면도.
도 7은 종래의 트렌치 분리 소자를 도시하는 단면도.
도 1의 a 내지 h는 본 발명의 제1의 실시예에 따른 트렌치 분리 소자를 형성하는 각각의 단계를 각각 도시하는 단면도이다. 도 1의 a에 도시된 바와 같이, 실리콘 기판(1)의 표면은 산화되어 예컨대 10 내지 30nm의 소정의 두께를 갖는 실리콘 산화막(2)을 형성한다. 상기 실리콘 산화막(2)상에 CVD법을 사용하여 예컨대 140 내지 200nm의 소정의 두께로 실리콘 질화막(3)이 적층된다. 그 후, 또 다른 실리콘 산화막(4) 층이 예컨대 40 내지 300nm의 소정의 두께로 실리콘 질화막(3)상에 적층된다. 다음에 포토리소그라피를 사용하여 소자 분리 영역의 패터닝이 실행되고 소자 영역상의 삼층막(2, 3, 4)이 RIE(반응성 이온 에칭)를 사용하여 에칭 제거 되어 개구(5)를 형성한다.
도 2에 도시된 바와 같이, 상기 삼층막(2,3,4)은 그 후 에칭 마스크로 사용되어 예컨대 250 및 400nm의 소정의 깊이로 실리콘 기판(1)을 에칭하여 트렌치(6)를 형성한다.
상기 공정이 일단 완료되면, 도 1의 b에 도시된 바와 같이, 실리콘 산화막(4)이 제거되고 실리콘 질화막(3)이 노출된다. 다음에 도 1의 c에 도시된 바와 같이, 트렌치(6)의 내벽이 산화되고 실리콘 산화막(7)이 예컨대 20 내지 30nm의 소정의 두께로 형성된 이후에, 예컨대 500 및 600nm의 소정의 두께로 실리콘 산화막(8)이 HDP법(고밀도 플라즈마법) 또는 LPCVD(저압 CVD)와 같은 공정을 사용하여 적층되어 실리콘 산화막(8)으로 트렌치(6)를 채운다. 이 시점에서, 실리콘 산화막(8)은 실리콘 질화막(3)의 상부 표면을 피복한다.
다음에, 도 1의 d에 도시된 바와 같이, 적층된 실리콘 산화막(8)이 CMP 또는 RIE와 같은 습식 에칭 공정을 사용하여 에치 백되어 실리콘 질화막(3)의 상부 표면을 노출시킨다.
도 1의 e에 도시된 바와 같이, 실리콘 질화막(3)은 그 후 습식 에칭을 사용하여 제거된다.
LPCVD 공정을 사용하여, 또 다른 실리콘 산화막(9)이 도 1의 f에 도시된 바와 같이 예컨대 20 내지 100nm의 소정의 두께로 실리콘 산화막(2, 8)의 상부에 형성된다. 그 후, 도 1의 g에 도시된 바와 같이, 실리콘 산화막(2, 9)은 전면(full surface) RIE 공정을 사용하여 실리콘 기판(1)이 노출될 때 까지 에치 백되어 실리콘 산화막(8)의 측벽상의 실리콘 산화막(9)층이 남게 된다. 실리콘 기판(1)의 표면은 다음에 850 내지 1100℃의 소정의 온도에서 산화되어 RIE로부터 발생하는 기판상의 손상을 제거하는 실리콘 산화막(10)을 형성한다.
최종적으로, 일단 이온 주입이 실행되어 트랜지스터를 형성하면, 실리콘 산화막(10)이 습식 에칭을 사용하여 소자 영역(11)으로부터 제거되되어 도 1의 h에 도시된 소자 영역(11)상의 분리 트렌치의 형성을 완료한다.
본 실시예에 따르면, 실리콘 질화막(3)이 제거된 이후에 실리콘 산화막(8)의 측벽상에 실리콘 산화막(9)을 형성함으로써, 실리콘 산화막(9)은 실리콘 산화막(8)에 대한 보호층으로 기능한다. 그 결과, 트렌치(6)에서의 실리콘 산화막(8)의 습식 에칭의 진행이 차단되어 트렌치(6)에서의 실리콘 산화막(8)의 포켓의 발생이 완화된다.
더욱이, 본 실시예에 따르면, 도 2에 도시된 바와 같이, 에칭 마스크에서의 개구(5)의 폭(21)과 트렌치(6)의 폭(22)은 동일하다. 삼층막(2,3,4)의 패터닝 길이(23) 및 실리콘 기판(1)상의 소자 영역의 길이(24) 또한 동일하다. 따라서, 실리콘 기판(1)상의 소자 영역의 길이(24)가 포토리소그라피 장치의 제조 한계 내에서 허용된 최단의 길이까지 단축되는 것이 가능하다.
본 발명의 제2의 실시예가 도 3의 a 내지 i를 참조하여 이하에서 기술될 것이다. 도 1의 a 내지 h와 동일한 소자는 도 3의 a 내지 i에서 동일한 도면 번호가 부여가 될 것이다. 더욱이, 실리콘 질화막(3)이 제거될 때 까지(도 3의 a부터 도 3의 e까지)의 형성 공정은 실리콘 질화막(3)이 제거될 때 까지(도 1의 a부터 도 1의 e까지)의 제1의 실시예에 따른 형성 공정과 동일하다.
도 3의 a에 도시된 바와 같이, 실리콘 기판(1)의 표면은 산화되어 예컨대 10 내지 30nm의 소정의 두께를 갖는 실리콘 산화막(2)을 형성한다. 상기 실리콘 산화막(2)상에 CVD법을 사용하여 예컨대 140 내지 200nm의 소정의 두께로 실리콘 질화막(3)이 적층된다. 그 후, 또 다른 실리콘 산화막(4) 층이 예컨대 40 내지 300nm의 소정의 두께로 실리콘 질화막(3)상에 적층된다. 다음에 포토리소그라피를 사용하여 소자 분리 영역의 패터닝이 실행되고 소자 영역상의 삼층막(2, 3, 4)이 RIE(반응성 이온 에칭)를 사용하여 에칭 제거 되어 개구(5)를 형성한다.
도 2에 도시된 바와 같이, 상기 삼층막(2,3,4)은 그 후 에칭 마스크로 사용되어 예컨대 250 및 400nm의 소정의 깊이로 실리콘 기판(1)을 에칭하여 트렌치(6)를 형성한다.
상기 공정이 일단 완료되면, 도 3의 b에 도시된 바와 같이, 실리콘 산화막(4)이 제거되고 실리콘 질화막(3)이 노출된다. 다음에 도 3의 c에 도시된 바와 같이, 트렌치(6)의 내벽이 산화되고 실리콘 산화막(7)이 예컨대 20 내지 30nm의 소정의 두께로 형성된 이후에, 예컨대 500 및 600nm의 소정의 두께로 실리콘 산화막(8)이 HDP법(고밀도 플라즈마법) 또는 LPCVD(저압 CVD)와 같은 공정을 사용하여 적층되어 실리콘 산화막(8)으로 트렌치(6)를 채운다. 이 시점에서, 실리콘 산화막(8)은 실리콘 질화막(3)의 상부 표면을 피복한다.
다음에, 도 3의 d에 도시된 바와 같이, 적층된 실리콘 산화막(8)이 CMP 또는 RIE와 같은 습식 에칭 공정을 사용하여 에치 백되어 실리콘 질화막(3)의 상부 표면을 노출시킨다.
도 3의 e에 도시된 바와 같이, 실리콘 질화막(3)은 그 후 습식 에칭을 사용하여 제거된다.
폴리 실리콘막(12)은 다음에 예컨대 10 내지 40nm의 소정의 두께로 도 3의 f에 도시된 바와 같이 실리콘 산화막(2)의 상부상에 형성된다. 그 후, 도 3의 g에 도시된 바와 같이 전면 RIE 공정을 사용하여 폴리 실리콘막(12)이 에치 백되어 실리콘 산화막(2, 8)을 노출시켜 실리콘 산화막(8)의 측벽상의 폴리 실리콘막(12)이 남게 된다. 남겨진 폴리 실리콘막(12)은 그 후 850 내지 1100℃의 소정의 온도에서 산화되어 상기 폴리 실리콘막(12)은 실리콘 산화막(14)으로 변화된다. 그 후, 도 3의 h에서, 실리콘 산화막(2)은 습식 에칭을 사용하여 소자 영역(11)의 표면으로부터 제거된다. 실리콘 기판(1)의 표면은 850 내지 1100℃의 소정의 온도에서 산화되어 실리콘 산화막(10)이 형성된다.
최종적으로, 이온 주입이 실행되어 트랜지스터를 형성하면 실리콘 산화막(10)은 습식 에칭을 사용하여 제거되어 도 3의 i에 도시된 소자 영역(11)상에 분리 트렌치의 형성을 완료한다.
본 실시예에서는 제1의 실시예와 동일한 결과가 얻어진다. 또한, 실리콘 산화막(2)이 일단 노출되면 폴리 실리콘막(12)을 에칭하는 것을 바로 막을 수 있어 RIE 공정에 의해 야기되는 기판에 대한 손상이 방지되어 트랜지스터를 온 상태로 하는데 필요한 전류량을 감소시키고 전류 누설의 증가를 억제한다.
본 발명의 제3의 실시예가 도 4의 a 내지 h를 참조하여 이하에서 보다 상세히 설명될 것이다. 도 1 및 도 3의 소자와 동일한 소자는 도 4의 a 내지 h에 동일한 도면 부호가 붙여진다. 더욱이, 폴리 실리콘막(12)이 산화되어 실리콘 산화막(14)을 형성할 때 까지(도 4의 a부터 도 4의 g까지)의 형성 공정은 폴리 실리콘막(12)이 산화되어 실리콘 산화막(14)을 형성할 때 까지(도 3의 a부터 도 3의 g까지)의 제2의 실시예에 따른 형성 공정과 동일하다.
도 4의 a에 도시된 바와 같이, 실리콘 기판(1)의 표면은 산화되어 예컨대 10 내지 30nm의 소정의 두께를 갖는 실리콘 산화막(2)을 형성한다. 상기 실리콘 산화막(2)상에 CVD법을 사용하여 예컨대 140 내지 200nm의 소정의 두께로 실리콘 질화막(3)이 적층된다. 그 후, 또 다른 실리콘 산화막(4) 층이 예컨대 40 내지 300nm의 소정의 두께로 실리콘 질화막(3)상에 적층된다. 다음에 포토리소그라피를 사용하여 소자 분리 영역의 패터닝이 실행되고 소자 영역상의 삼층막(2, 3, 4)이 RIE(반응성 이온 에칭)를 사용하여 에칭 제거 되어 개구(5)를 형성한다.
도 2에 도시된 바와 같이, 상기 삼층막(2,3,4)은 그 후 에칭 마스크로 사용되어 예컨대 250 및 400nm의 소정의 깊이로 실리콘 기판(1)을 에칭하여 트렌치(6)를 형성한다.
상기 공정이 일단 완료되면, 도 4의 b에 도시된 바와 같이, 실리콘 산화막(4)이 제거되고 실리콘 질화막(3)이 노출된다. 다음에 도 4의 c에 도시된 바와 같이, 트렌치(6)의 내벽이 산화되고 실리콘 산화막(7)이 예컨대 20 내지 30nm의 소정의 두께로 형성된 이후에, 예컨대 500 및 600nm의 소정의 두께로 실리콘 산화막(8)이 HDP법(고밀도 플라즈마법) 또는 LPCVD(저압 CVD)와 같은 공정을 사용하여 적층되어 실리콘 산화막(8)으로 트렌치(6)를 채운다. 이 시점에서, 실리콘산화막(8)은 실리콘 질화막(3)의 상부 표면을 피복한다.
다음에, 도 4의 d에 도시된 바와 같이, 적층된 실리콘 산화막(8)이 CMP 또는 RIE와 같은 습식 에칭 공정을 사용하여 에치 백되어 실리콘 질화막(3)의 상부 표면을 노출시킨다.
도 4의 e에 도시된 바와 같이, 실리콘 질화막(3)은 그 후 습식 에칭을 사용하여 제거된다.
폴리 실리콘막(12)은 다음에 예컨대 10 내지 40nm의 소정의 두께로 도 4의 f에 도시된 바와 같이 실리콘 산화막(2)의 상부상에 형성된다. 그 후, 도 4의 g에 도시된 바와 같이 전면 RIE 공정을 사용하여 폴리 실리콘막(12)이 에치 백되어 실리콘 산화막(2, 8)을 노출시켜 실리콘 산화막(8)의 측벽상의 폴리 실리콘막(12)이 남게 된다. 남겨진 폴리 실리콘막(12)은 그 후 850 내지 1100℃의 소정의 온도에서 산화되어 상기 폴리 실리콘막(12)은 실리콘 산화막(14)으로 변화된다.
최종적으로, 습식 에칭을 사용하여 실리콘 산화막(2)을 제거하지 않고서 이온 주입이 실행되어 트랜지스터를 형성한다. 그 후, 도 4의 h에서 도시된 바와 같이, 실리콘 산화막(2)은 습식 에칭을 사용하여 소자 영역(11)으로부터 제거되어 트렌치 분리 소자의 형성을 완료한다.
본 실시예에서는 제2의 실시예와 동일한 결과가 얻어진다. 또한, 이온 주입을 실행하기 이전에 실리콘 산화막(2)을 제거할 필요성이 없기 때문에 공정을 단순히 할 수 있다. 더욱, 습식 에칭에 의해 실리콘 산화막(2)을 제거하는 공정 단계를 생략함으로써 트렌치 코너부에서의 산화막상의 에칭 공정이 차단되기 때문에 트렌치의 코너부에서의 산화막의 포켓의 발생을 완화할 수 있다.
본 실시예에서, 트렌치(6)가 RIE 방법을 사용하여 형성된 이후에 습식 에칭 또는 열처리를 실행하여 RIE에 의해 야기된 손상을 정상으로 복구할 수 있다. 실리콘 산화막(7)이 트렌치(6)의 내벽상에 형성되면 CVD를 사용하여 예컨대 실리콘 질화막, 실리콘 산화막 또는 그들 각각의 절연막을 형성하여 실리콘 산화막(8)을 갖는 트렌치(6) 또는 개구(5)를 채울 수가 있다. 더욱이, 실리콘 산화막(8)이 트렌치(6) 또는 개구(5) 등을 채우기 위해 사용된 이후에 또한, 실리콘 산화막(8)이 실리콘 질화막(3)을 노출시키기 위해 에치백 된 이후에 열처리 및 산화 처리는 실리콘 산화막(8)의 습식 에칭의 내구성을 증가시키기 위해 본 발명에 포함된다. 또한, 본 발명에 의하면 실리콘 산화막(8)의 측벽상에 형성된 실리콘 산화막(9, 14)은 최종적인 습식 에칭 공정 중에 제거된다.
전술한 바와 같이, 본 발명에 따르면, 트렌치를 채우는 제1의 절연층의 측벽상에 제2의 절연층으로부터 측벽을 설치함으로써, 코너부(보통 에칭에 가장 민감한 코너부)는 소자 영역의 표면으로부터 실리콘 산화막을 제거하는 습식 에칭 공정중에 보호된다. 상기 영역내의 절연막을 따라 진행되는 에칭 공정은 저지되어 절연막의 포켓의 발생을 감소시키는 것이 가능하다. 더욱이, 반도체 기판을 통과하는 마스크 패턴 개구(5)의 길이를 트렌치(6)의 폭과 동일하게 함으로써 소자 영역의 길이는 포토리소그라피 장치의 제조 한계 내에서 허용된 최소의 길이까지 단축될 수있다. 그 결과, 트렌치의 코너부의 절연막에서 포켓이 형성되게 하는 트랜지스터 임계 전압의 강하 및 전류 누설이 감소되고 집적도가 높은 보다 소형의 반도체 집적회로의 제조가 가능하다.
본 발명에 따른 얕은 트렌치 분리 소자를 형성하는 방법은 몇몇의 양호한 실시예와 관련하여 기술되었다. 본 발명에 포함된 주된 과제는 상기 실시예에 한정되지 않는다는 것을 주의해야 한다. 따라서, 본 발명은 많은 수정, 변형 등을 포함하고 이하의 청구항의 범위 및 본질을 벗어남이 없이 유사 실시예가 포함될 수 있을 것이다.

Claims (13)

  1. 트렌치 분리 소자 형성 방법에 있어서,
    반도체 기판상에 다수의 개구를 구비한 마스크 패턴을 형성하는 공정과,
    상기 마스크 패턴을 마스크로 사용하여 상기 반도체 기판을 에칭함으로써 다수의 트렌치를 형성하는 공정과,
    상기 트렌치 및 상기 개구 내에 제1의 절연막을 형성하는 공정과,
    상기 마스크 패턴을 제거하는 공정과,
    상기 제1의 절연막의 측벽 각각에 제2의 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 트렌치 분리 소자 형성 방법.
  2. 제 1항에 있어서, 상기 제2의 절연막을 형성하는 공정 이후에,
    상기 반도체 기판의 표면을 산화시켜 실리콘 산화막을 형성하는 공정과,
    상기 반도체 기판상의 다수의 소자 영역에 이온을 주입하는 공정과,
    상기 소자 영역으로부터 상기 실리콘 산화막을 제거하는 공정을 더 포함하는 것을 특징으르 하는 트렌치 분리 소자 형성 방법.
  3. 제 2항에 있어서, 상기 제2의 절연막은,
    상기 반도체 기판의 전면상에 절연층을 적층하고,
    상기 절연층을 에치 백하여 형성되는 것을 특징으로 하는 트렌치 분리 소자형성 방법.
  4. 제1항에 있어서, 상기 제2의 절연막은 실리콘 산화막으로 이루어지는 것을 특징으로 하는 트렌치 분리 소자 형성 방법.
  5. 제 1항에 있어서, 상기 제2의 절연막은 LPCVD(저압 CVD)법을 사용하여 형성되는 것을 특징으로 하는 트렌치 분리 소자 형성 방법.
  6. 제 4항에 있어서, 상기 제2의 절연막은,
    상기 반도체 기판의 전면상에 실리콘막을 형성하고,
    상기 제1의 절연막을 노출시키기 위해 에치 백 처리하여 상기 제1의 절연막의 측벽 각각에 일부의 실리콘층을 형성하고,
    상기 일부의 실리콘층을 상기 제2의 절연막으로 변화시킴으로써 형성되는 것을 특징으로 하는 트렌치 분리 소자 형성 방법.
  7. 트렌치 분리 소자 형성 방법에 있어서,
    반도체 기판상에 제1의 절연막을 형성하는 공정과,
    상기 제1의 절연막상에 제2의 절연막을 형성하는 공정과,
    상기 제1 및 제2의 절연막을 패터닝하여 개구를 형성하는 공정과,
    패터닝된 제1 및 제2의 절연막을 마스크로 사용하여 상기 반도체 기판상에트렌치를 형성하는 공정과,
    상기 트렌치에 의해 노출된 상기 반도체 기판의 표면상에 제3의 절연막을 형성하는 공정과,
    상기 트렌치 및 상기 개구 내에 제4의 절연막을 형성하는 공정과,
    상기 제4의 절연막이 상기 반도체 기판의 표면으로부터 돌출부를 갖도록 패터닝된 제1 및 제2의 절연막을 제거하는 공정과,
    상기 제4의 절연막의 상기 돌출부의 측벽을 형성하는 공정과,
    습식 에칭을 실행하는 공정을 포함하는 것을 특징으로 하는 트렌치 분리 소자 형성 방법.
  8. 제 7항에 있어서, 패터닝된 제1 및 제2의 절연막을 제거한 이후에,
    상기 반도체 기판의 전면상에 제5의 절연막을 형성하는 공정과,
    상기 반도체 기판의 표면을 노출시키기 위해 상기 제5 및 제1의 절연막을 에치 백하여 상기 측벽을 형성하는 공정과,
    상기 반도체 기판의 노출된 표면상에 제6의 절연막을 형성하는 공정과,
    상기 습식 에칭에 의해 상기 제6의 절연막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 트렌치 분리 소자 형성 방법.
  9. 제 7항에 있어서, 패터닝된 제1 및 제2의 절연막을 제거한 이후에,
    상기 반도체 기판의 전면상에 실리콘막을 적층하는 공정과,
    상기 제1의 절연막의 표면을 노출시키기 위해 상기 실리콘막을 에치 백하여 돌출부의 측면상에 일부의 실리콘층을 형성하는 공정과,
    상기 일부의 실리콘층을 산화시켜 상기 측벽으로 변화시키는 공정과,
    상기 제1의 절연막을 제거하여 상기 반도체 기판의 표면을 노출시키는 공정과,
    상기 반도체 기판의 노출된 표면상에 열산화막을 형성하는 공정과,
    습식 에칭에 의해 상기 열산화막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 트렌치 분리 소자 형성 방법.
  10. 제 7항에 있어서, 패터닝된 제1 및 제2의 절연막을 제거한 이후에,
    상기 반도체 기판의 전면상에 실리콘막을 적층하는 공정과,
    상기 제1의 절연막의 표면을 노출시키도록 상기 실리콘막을 에치 백하여 돌출부의 측면상에 일부의 실리콘층을 형성하는 공정과,
    상기 일부의 실리콘층을 산화시켜 상기 측벽으로 변화시키는 공정과,
    습식 에칭에 의해 상기 제1의 절연막을 제거하여 상기 반도체 기판의 표면을 노출시키는 공정을 더 포함하는 것을 특징으로 하는 트렌치 분리 소자 형성 방법.
  11. 트렌치 분리 소자 형성 방법에 있어서,
    반도체 기판상에 산화막을 형성하는 공정과,
    반도체 기판상에 질화막을 형성하는 공정과,
    상기 산화막 및 상기 질화막을 패터닝하여 패터닝된 층을 형성하는 공정과,
    상기 패턴화된 층을 마스크로 사용하여 상기 반도체 기판을 에칭하여 상기 반도체 기판상에 트렌치를 형성하는 공정을 포함하는 것을 특징으로 하는 트렌치 분리 소자 형성 방법.
  12. 제 11항에 있어서, 상기 트렌치를 형성한 이후에,
    상기 트렌치에 의해 노출된 상기 반도체 기판의 표면상에 열산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 트렌치 분리 소자 형성 방법.
  13. 제 12항에 있어서, 상기 열산화막을 형성한 이후에,
    상기 열산화막상에 산화막을 적층하는 공정을 더 포함하는 것을 특징으로 하는 트렌치 분리 소자 형성 방법.
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