KR100575361B1 - 플래시 게이트 및 고전압 게이트 형성 방법 - Google Patents
플래시 게이트 및 고전압 게이트 형성 방법 Download PDFInfo
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Abstract
본 발명은 플래시 게이트와 고전압 게이트를 동시에 형성하는 반도체 소자 형성 방법에 관한 것이다.
본 발명의 플래시 게이트 및 고전압 게이트 형성 방법은 소정의 소자가 형성된 기판상에 플로팅 게이트를 형성하고 제1산화막 및 제1질화막을 형성하는 단계; 상기 기판상의 소정의 영역에 소자 분리막을 형성하는 단계; 상기 기판상에 제2산화막을 형성하는 단계; 상기 제2산화막 상부에 폴리 실리콘을 증착하고 패턴하여 컨트롤 게이트 및 고전압 게이트를 형성하는 단계; 및 상기 컨트롤 게이트 및 고전압 게이트에 제3산화막 및 제2질화막으로 측벽을 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 플래시 게이트 및 고전압 게이트 형성 방법은 플래시 게이트 및 고전압 게이트를 동시에 형성할 수 있는 효과가 있다.
플래시 게이트, 고전압 게이트
Description
도 1a 내지 도 1d는 종래기술에 의한 고전압 및 저전압 게이트 형성 방법의 공정 단면도.
도 2a 내지 도 2e는 본 발명에 의한 플래시 게이트 및 고전압 게이트 형성 방법의 공정 단면도.
본 발명은 플래시 게이트 및 고전압 게이트 형성 방법에 관한 것으로, 보다 자세하게는 플로팅 게이트를 형성하고 산화막 및 질화막을 형성하여 고전압 게이트의 절연막으로 이용하여 고전압 게이트를 형성하는 게이트 형성 방법에 관한 것이다.
종래에는, 고전압 소자는 높은 전압이 인가되기 때문에 고전압용 게이트 절연막을 두껍게 형성하고, 저전압 소자는 낮은 전압이 인가되기 때문에 저전압용 게 이트 절연막을 얇게 형성하고 있다. 이러한 고전압 및 저전압 소자를 동시에 구현시킬 때, 통상 두 번의 산화 공정을 실시하여 고전압용 게이트 절연막을 두껍게, 저전압용 게이트 절연막을 얇게 형성시킨다.
도 1a 내지 도 1d는 종래기술에 의한 고전압 및 저전압 게이트 형성 방법의 공정 단면도이다.
먼저, 도 1a는 STI(Shallow Trench Isolation, 이하 STI)(11)와 같은 소자가 형성된 기판(12)상에 포토레지스터를 패턴(13)하여 고전압 영역(14)은 오픈하고 저전압 영역(15)은 산화 공정에서 하부의 기판이 산화되지 않도록 패턴으로 보호하는 것을 보여 준다.
다음, 도 1b는 패턴이 오픈되어 있는 고전압 영역에 제1산화 공정으로 인하여 산화막이 성장하여 제1게이트 절연막(16)이 형성된 것을 보여 주고 있다.
다음, 도 1c는 상기에서 형성한 패턴을 제거하고 제2산화 공정을 실시하여 제2게이트 절연막(17)이 형성된 것을 알 수 있다. 상기와 같이 형성된 게이트 절연막은 도에서 보는 바와 같이 고전압 영역의 게이트 절연막이 저전압 영역의 게이트 절연막 보다 제1게이트 절연막만큼 두꺼운 것을 알 수 있다. 그러므로 제1게이트 절연막은 고전압과 저전압의 차이만큼의 두께가 필요하다는 것을 알 수 있다.
다음, 도 1d는 게이트 형성 물질을 증착하고 패턴하여 게이트(18)를 형성하고, 소오스(Source)/드레인(Drain)(19)을 이온주입하여 형성함으로써 고전압 게이트 및 저전압 게이트를 형성한 것을 보여 주고 있다.
그러나, 상기와 같은 종래의 고전압 게이트 및 저전압 게이트는 플래시 메모 리를 형성하는 것이 아니라 로직 영역의 게이트만을 형성함으로 플래시 메모리와 고전압 게이트를 동시에 형성하지 못한다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 플래시 게이트 및 고전압 게이트를 동시에 형성하여 SOC(System On Chip, 이하 SOC)가 실현되도록 하는 반도체 소자 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 플로팅 게이트를 형성하고 제1산화막 및 제1질화막을 형성하는 단계; 상기 기판상의 소정의 영역에 소자 분리막을 형성하는 단계; 상기 기판상에 제2산화막을 형성하는 단계; 상기 제2산화막 상부에 폴리 실리콘을 증착하고 패턴하여 컨트롤 게이트 및 고전압 게이트를 형성하는 단계; 및 상기 컨트롤 게이트 및 고저압 게이트에 제3산화막 및 제2질화막으로 측벽을 형성하는 단계를 포함하여 이루어진 플래시 게이트 및 고전압 게이트 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2e는 본 발명에 의한 플로팅 게이트 및 고전압 게이트 형성 방법의 공정 단면도이다.
먼저, 도 2a는 소정의 소자가 형성된 기판상에 플로팅 게이트를 형성하고 제1산화막 및 제1질화막을 형성하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(21)상에 플로팅 게이트의 절연막을 증착하고 플로팅 게이트용 실리콘을 증착한 후 패턴하여 플로팅 게이트 절연막(22) 및 플로팅 게이트(23)를 형성한다. 이때 상기 플로팅 게이트 절연막은 산화막으로 형성하는 것이 바람직하고 플로팅 게이트는 폴리 실리콘으로 형성하는 것이 바람직하다. 이어서 상기 플로팅 게이트가 형성된 기판상에 제1산화막(24) 및 제1질화막(25)을 순차적으로 형성한다.
다음, 도 2b는 상기 기판상의 소정의 영역에 소자 분리막을 형성하는 단계이다. 상기 제1질화막상부에 포토레지스트를 도포하고 노광 및 현상 공정으로 패턴을 형성한다. 상기 패턴을 이용하여 제1질화막 및 제1산화막을 제거하고 열산화 공정으로 필드 산화막(26)을 형성한다. 상기 필드 산화막은 소자를 분리하는 역할을 함으로써 디자인 룰에 맞도록 적당한 간격으로 형성된다.
다음, 도 2c는 상기 기판상에 제2산화막을 형성하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 제2산화막(27)을 형성한다. 상기 제2산화막을 형성함으로써 상기 형성된 제1산화막 및 제1질화막을 합하여 ONO막 구조를 형성하게 된다.
다음, 도 2d는 상기 제2산화막 상부에 폴리 실리콘을 증착하고 패턴하여 컨트롤 게이트 및 고전압 게이트를 형성하는 단계이다. 도에서 보는 바와 같이 제2산화막 상부에 폴리 실리콘을 증착한다. 이어서 상기 폴리 실리콘 및 제2산화막을 패턴하여 플래시 게이트의 ONO 절연막(28), 컨트롤 게이트(29) 및 고전압 게이트(30)를 형성한다. 이 때, 상기 고전압게이트(30)는 소자분리막의 일정 영역 상부로부터 소자분리막 주변에 이르는 영역에 형성된다.
다음, 도 2e는 상기 컨트롤 게이트 및 고저압 게이트에 제3산화막 및 제2질화막으로 측벽을 형성하는 단계이다. 상기 기판상에 제3산화막(31)을 형성하고, 제2질화막을 증착한 후 전면 식각으로 제2질화막을 식각하여 스페이서(32)를 형성한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 플래시 게이트 및 고전압 게이트 형성 방법은 플래시 게이트 및 고전압 게이트를 동시에 형성하여 SOC가 실현되도록 하는 반도체 소자 제조 방법을 제공하는 효과가 있다.
Claims (2)
- 플래시 게이트 및 고전압 게이트 형성 방법에 있어서,소정의 소자가 형성된 기판상에 플로팅 게이트를 형성하고 제1산화막 및 제1질화막을 형성하는 단계;상기 기판상의 소정의 영역에 소자 분리막을 형성하는 단계;상기 기판상에 제2산화막을 형성하는 단계;상기 제2산화막 상부에 폴리 실리콘을 증착하고 패턴하여 컨트롤 게이트 및 고전압 게이트를 형성하되, 상기 고전압 게이트를 소자분리막의 일정 영역 상부로부터 소자분리막 주변에 이르는 영역에 형성하는 단계; 및상기 컨트롤 게이트 및 고저압 게이트에 제3산화막 및 제2질화막으로 측벽을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 플래시 게이트 및 고전압 게이트 형성 방법.
- 제 1항에 있어서,상기 제1산화막, 제1질화막 및 제2산화막은 플래시 게이트의 ONO막을 형성함을 특징으로 하는 플래시 게이트 및 고전압 게이트 형성 방법.
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