KR100469760B1 - 복합 반도체 소자의 게이트 산화막 형성 방법 - Google Patents

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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Abstract

본 발명은 복합 반도체 소자에 있어서, 플래시 고전압 트랜지스터 영역의 표면에는 다결정 또는 비정질 실리콘이 플래시 셀 영역의 표면에는 노출된 실리콘 기판이 로직 영역의 기판 표면에는 N2가 도핑된 형태가 되도록 한 후 산화 공정을 진행하여 각 영역별로 두께나 유전물질이 다른 게이트 산화막을 형성함으로써 다양한 동작 전압을 갖는 트랜지스터를 형성하여 소자의 수율을 향상시킬 수 있는 이점이 있다.

Description

복합 반도체 소자의 게이트 산화막 형성 방법{METHOD FOR FORMING GATE OXIDE OF MERGED SEMICONDUCTOR DEVICE}
본 발명은 복합 반도체 소자에 있어서, 플래시 고전압 트랜지스터 영역의 표면에는 다결정 또는 비정질 실리콘이 플래시 셀 영역의 표면에는 노출된 실리콘 기판이 로직 영역의 기판 표면에는 N2가 도핑된 형태가 되도록 한 후 산화 공정을 진행하여 각 영역별로 두께나 유전물질이 다른 게이트 산화막을 형성함으로써 다양한 동작 전압을 갖는 트랜지스터를 형성하고자 하는 복합 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
일반적으로, 로직(logic)과 플래시를 한 웨이퍼상에 구현하는 복합반도체소자는, 저전력 손실과, 높은 온칩(onchip)대역폭, 고집적도, 저비용등 많은 장점들을 가진 소자로서, 플래시의 특성과 로직의 트랜지스터 특성을 충분히 살려 단점들을 보완하려는 연구개발이 활발하다.
플래시는 페리 영역에서 사용되는 고전압 트랜지스터용 게이트 산화막과 일반 회로의 동작에 사용되는 트랜지스터용 게이트 산화막, 셀의 터널 산화막등 여러 가지의 게이트 산화막이 필요하다.
이러한 구조를 형성하기 위해서는 산화막을 형성한 후 필요한 부분의 산화막만 남기고 나머지는 제거하는 형태로 각 트랜지스터에 맞는 게이트 산화막을 형성하게된다.
그러한 이러한 게이트 산화막 형성 공정은 여러번의 마스킹 공정과 식각 공정 및 산화 공정이 필요하므로 공정이 복잡해지고 공정 시간이 증가되며, 산화에 의한 열연화로 산화 공정 전의 도핑 프로파일에 많은 영향을 주어 소자의 신뢰성을 저하시켜 생산성 저하 등의 문제점을 유발한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 복합 반도체 소자에 있어서, 플래시 고전압 트랜지스터 영역의 표면에는 다결정 또는 비정질 실리콘이 플래시 셀 영역의 표면에는 노출된 실리콘 기판이 로직 영역의 기판 표면에는 N2가 도핑된 형태가 되도록 한 후 산화 공정을 진행하여 각 영역별로 두께나 유전물질이 다른 게이트 산화막을 형성함으로써 다양한 동작 전압을 갖는 트랜지스터를 형성하고자 하는 복합 반도체 소자의 게이트 산화막 형성 방법을 제공하는 것이다.
도1a 내지 도1f는 본 발명에 의한 복합 반도체 소자의 게이트 산화막 형성 공정을 나타낸 제 1 실시예이다.
도2a 내지 도2f는 본 발명에 의한 복합 반도체 소자의 게이트 산화막 형성 공정을 나타낸 제 2 실시예이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 11 : 실리콘
12 : 제 1 레지스트 패턴 13 : 제 2 레지스트 패턴
14 :게이트 산화막 15,16, 17, : 트랜지스터
A : 플래시 고전압 트랜지스터 영역 B : 플래시 셀 영역
C :로직 영역
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판에 소자 분리막 및 웰을 형성하여 플래시 고전압 트랜지스터 영역과 플래시 셀 영역 및 로직 영역을 형성한 후 실리콘을 증착하는 단계와, 제 1 레지스트 패턴을 증착해서 상기 실리콘을 패터닝한 후 상기 제 1 레지스트 패턴을 제거하는 단계와, 상기 제 1 레지스트 패턴이 제거된 결과물 상에 제 2 레지스트 패턴을 형성한 후 N2이온 주입을 진행하는 단계와, 상기 N2이온 주입 공정이 진행된 결과물 상에 산화 공정을 진행하여 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 게이트용 물질을 증착하고 마스킹 공정과 식각공정으로 게이트를 형성한 후 이온 주입을 통해 각 영역에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
이때, 상기 실리콘막은 CVD 방식으로 폴리실리콘막을 증착하거나, 상기 폴리실리콘막 대신 비정질 실리콘막을 CVD 방식으로 증착하는 것을 특징으로 한다.
또한, 상기 제 1 레지스트 패턴을 이용한 실리콘 패터닝은 플래시 셀 영역과 로직 영역만 오픈 시키고, 상기 제 2 레지스트 패턴을 이용한 패터닝은 로직 영역만을 오픈 시키는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판에 소자 분리막 및 웰을 형성하여 플래시 고전압 트랜지스터 영역과 플래시 셀 영역 및 로직 영역을 형성한 후 제 1 레지스트 패턴을 형성하여 N2이온 주입을 하는 단계와, 상기 이온 주입된 결과물 상에 실리콘을 증착한 후 제 2 레지스트 패턴을 이용한 패터닝으로 실리콘을 제거하는 단계와, 상기 실리콘이 제거된 결과물 상에 산화 공정을 진행하여 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 게이트용 물질을 증착하고 마스킹 공정과 식각공정으로 게이트를 형성한 후 이온 주입을 통해 각 영역에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
이때. 상기 제 1 레지스트 패턴을 형성하여 N2이온 주입을 하는 단계는 로직 영역만 오픈 시키고, 상기 제 2 레지스트 패턴을 이용한 패터닝으로 실리콘을 제거하는 단계는 로직과 플래시 셀 영역만 오픈 시키는 것을 특징으로 한다.
또한, 상기 실리콘막은 다결정 또는 비정질 실리콘막으로 증착하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도1a 내지 도1f는 본 발명에 의한 복합 반도체 소자의 게이트 산화막 형성 공정을 나타낸 제 1 실시예이다.
도1a에 도시된 바와 같이 반도체 기판(10)에 소자 분리막(미도시함) 및 웰(미도시함)을 형성하여 플래시 고전압 트랜지스터 영역(A)과 플래시 셀 영역(B) 및 로직 영역(C)을 형성한 후 도1b에 도시된 바와 같이 실리콘(11)을 증착한다.
이어서, 도1c에 도시된 바와 같이 플래시 고전압 트랜지스터 영역(A)에만 제 1 레지스트 패턴(12)을 증착해서 플래시 셀 영역(B)과 로직 영역(C)의 실리콘(11)을 제거한 다음, 도1d에 도시된 바와 같이 플래시 고전압 트랜지스터 영역(A)과 플래시 셀 영역(B)에 제 2 레지스트 패턴(13)을 형성하여 로직 영역(C)에만 N2이온 주입을 진행한다.
그런 다음, 도1e에 도시된 바와 같이 산화 공정을 진행하여 게이트 산화막(14)을 형성한 후 도1f에 도시된 바와 같이 게이트용 물질을 증착하고 마스킹 공정과 식각 공정으로 게이트를 형성한 후 이온 주입을 통해 각 영역에 트랜지스터(15, 16, 17)를 형성한다.
이때, 산화 공정시 N2이온 주입을 하지 않은 플래시 셀 영역(B)은 N2이온 주입한 로직 영역(B) 보다 산화막의 속도가 빠르지만, 실리콘 기판(10) 단결정이 산화되므로 다결정 또는 비정질 실리콘이 산화되는 플래시 고전압 트랜지스터(A) 영역보다 산화막 성장 속도가 느려 산화후 각 영역별 산화막의 두께는 플래시 고전압 트랜지스터 영역(A)이 가장 두껍고, 플래시 셀 영역(B)이 중간 두께 그리고 로직 영역(C)의 산화막이 가장 얇게 형성된다.
도2a 내지 도2f는 본 발명에 의한 복합 반도체 소자의 게이트 산화막 형성 공정을 나타낸 제 2 실시예이다.
도2a에 도시된 바와 같이 반도체 기판(20)에 소자 분리막(미도시함) 및 웰(미도시함)을 형성하여 플래시 고전압 트랜지스터 영역(A)과 플래시 셀 영역(B) 및 로직 영역(C)을 형성한 후 도2b에 도시된 바와 같이 로직 영역(C)만 오픈 되도록 제 3 레지스트 패턴(21)을 형성하여 N2이온 주입을 실시한다.
이어서, 도2c에 도시된 바와 같이 실리콘(22)을 증착한 후 도2d에 도시된 바와 같이 플래시 고전압 트랜지스터 영역(A)에만 제 4 레지스트 패턴(23)을 증착하여 로직 영역(C)과 플래시 셀 영역(B)의 실리콘(22)을 제거한다.
그런 다음, 도2e에 도시된 바와 같이 산화 공정을 진행하여 게이트 산화막(24)을 형성한 후 도2f에 도시된 바와 같이 게이트용 물질을 증착하고 마스킹 공정과 식각 공정으로 게이트를 형성한 후 이온 주입을 통해 각 영역에 트랜지스터(25, 26, 27)를 형성한다.
상기한 바와 같이 본 발명은 복합 반도체 소자에 있어서, 플래시 고전압 트랜지스터 영역의 표면에는 다결정 또는 비정질 실리콘이 플래시 셀 영역의 표면에는 노출된 실리콘 기판이 로직 영역의 기판 표면에는 N2가 도핑된 형태가 되도록 한 후 산화 공정을 진행하여 각 영역별로 두께나 유전물질이 다른 게이트 산화막을 형성함으로써 다양한 동작 전압을 갖는 트랜지스터를 형성하여 소자의 수율을 향상시킬 수 있는 이점이 있다.

Claims (8)

  1. 반도체 기판에 소자 분리막 및 웰을 형성하여 플래시 고전압 트랜지스터 영역과 플래시 셀 영역 및 로직 영역을 형성한 후 다결정 또는 비정질 실리콘막을 증착하는 단계와,
    제 1 레지스트 패턴을 증착해서 상기 다결정 또는 비정질 실리콘막을 패터닝한 후 상기 제 1 레지스트 패턴을 제거하는 단계와,
    상기 제 1 레지스트 패턴이 제거된 결과물 상에 제 2 레지스트 패턴을 형성한 후 N2이온 주입을 진행하는 단계와,
    상기 N2이온 주입 공정이 진행된 결과물 상에 산화 공정을 진행하여 게이트 산화막을 형성하는 단계와,
    상기 게이트 산화막 상부에 게이트용 물질을 증착하고 마스킹 공정과 식각공정으로 게이트를 형성한 후 이온 주입을 통해 각 영역에 트랜지스터를 형성하는 단계를
    포함하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 제 1 레지스트 패턴을 이용한 실리콘 패터닝은 플래시 셀 영역과 로직 영역만 오픈 시키는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.
  4. 제 1항에 있어서, 상기 제 2 레지스트 패턴을 이용한 패터닝은 로직 영역만을 오픈 시키는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.
  5. 반도체 기판에 소자 분리막 및 웰을 형성하여 플래시 고전압 트랜지스터 영역과 플래시 셀 영역 및 로직 영역을 형성한 후 제 1 레지스트 패턴을 형성하여 N2이온 주입을 하는 단계와,
    상기 이온 주입된 결과물 상에 다결정 또는 비정질 실리콘막을 증착한 후 제 2 레지스트 패턴을 이용한 패터닝으로 다결정 또는 비정질 실리콘막을 제거하는 단계와,
    상기 다결정 또는 비정질 실리콘막이 제거된 결과물 상에 산화 공정을 진행하여 게이트 산화막을 형성하는 단계와,
    상기 게이트 산화막 상부에 게이트용 물질을 증착하고 마스킹 공정과 식각공정으로 게이트를 형성한 후 이온 주입을 통해 각 영역에 트랜지스터를 형성하는 단계를
    포함하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.
  6. 제 5항에 있어서, 상기 제 1 레지스트 패턴을 형성하여 N2이온 주입을 하는 단계는 로직 영역만 오픈 시키는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.
  7. 제 5항에 있어서, 상기 제 2 레지스트 패턴을 이용한 패터닝으로 실리콘을 제거하는 단계는 로직과 플래시 셀 영역만 오픈 시키는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.
  8. 삭제
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