KR19990004657A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 하나의 반도체 기판 상에 서로 다른 전압 소스를 사용하는 트랜지스터를 제조하는 경우, 서로 다른 두께의 게이트 절연막을 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자를 제조하는 방법으로, 고전압용 트랜지스터와 저전압용 트랜지스터 영역이 정의된 반도체 기판을 제공하는 단계; 사진 공정을 통하여, 상기 저전압용 트랜지스터가 형성될 영역이 개구되도록 마스크 패턴을 형성하는 단계; 상기 마스크 패턴으로 개구된 상기 저전압용 트랜지스터 영역 상에 질소(N₂)를 이온 주입하는 단계; 및 사이 마스크 패턴을 제거한 다음 게이트 산화막을 형성하는 단계를 포함하며, 상기 저전압용 트랜지스터의 게이트 산화막은 상기 질소 이온 주입으로 인해 상기 고전압용 트랜지스터의 게이트 산화막보다 얇게 성장되는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 하나의 반도체 기판 상에 서로 다른 전압을 사용하는 트랜지스터를 제조하는 경우 서로 다른 두께의 게이트 절연막을 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.

최근 반도체 소자의 고집적화가 요구됨에 따라, 하나의 칩 내에 고전압용(10V이상) 트랜지스터와 저전압용(3.3V 이하) 트랜지스터가 동시에 형성된다. 여기서, 고전압용 트랜지스터는 높은 구동 전압이 인가되므로 게이트 절연막의 손상을 방지하기 위하여 유전율이 상대적으로 작아야 한다. 또한, 저전압용 트랜지스터는 낮은 구동 전압에서도 트랜지스터의 효율을 극대하시키기 위하여 게이트 절연막의 유전율은 상대적으로 커야한다.

일반적으로, 이러한 게이트 절연막의 유전율을 동시에 만족시키기 위하여, 게이트 절연막의 두게를 달리하는 방법이 사용되었다. 즉, 고전압용 트랜지스터의 게이트 절연막은 그 두께를 상대적으로 두껍게 형성하고, 저전압용 트랜지스터의 게이트 절연막은 그 두께를 상대적으로 얇게 형성하는 방법을 사용한다.

이와 같은 이중 게이트 절연막을 형성하기 위한, 종래의 일반적인 방법으로는 반도체 기판의 트랜지스터가 형성될 영역 상에 소정 두께의 제 1 게이트 절연막을 형성한 다음, 사진 식각 공정을 통하여 저전압용 트랜지스터가 형성될 영역의 상기 제 1 게이트 절연막을 식각해 낸다.

이어서, 전체 구조 상에 다시 한 번 소정 두께의 제 2 게이트 절연막을 형성해 줌으로써, 서로 다른 두께를 갖는 게이트 절연막이 형성된다.

따라서, 고전압용 트랜지스터의 게이트 절연막은 제1 절연막과 제2 절연막이 적층된 구조이며, 저전압용 트랜지스터의 게이트 절연막은 상기 제2 절연막으로 구성된다.

그러나, 상기와 같이 저전압용 트랜지스터 영역 상에 제2 게이트 절연막을 형성하기 위하여, 상기 제1 게이트 절연막을 제거하는 과정에서 하부의 반도체 기판에 결함을 발생시켜, 상기 제2 게이트 절연막의 특성을 저하시키는 문제점이 있다. 또한, 사진 공정으로 인하여 포토 레지스트의 잔존물(Residue)이 남아 게이트 절연막의 특성을 저하시키는 문제점이 있다.

따라서, 상기와 같은 문제점을 해결하기 위하여 본 발명은, 상대적으로 두께가 얇은 게이트 절연막이 형성되는 저전압용 트랜지스터 영역 상에 질소 원자를 이온 주입하여 게이트 산화막의 성장 속도를 저하시킴으로써, 식각 공정이나 다른 추가적인 공정 없이 한 번의 공정만으로 서로 다른 두께의 게이트 산화막을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1A 내지 도 1C는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도.

도면의 주요부분에 대한 부호의 설명

100 : 반도체 기판 101 : 소자 분리막

102 : 마스크 패턴103a, 103b : 게이트 산화막

104a, 104b : 게이트 전극

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제도 방법으로서, 고전압용 트랜지스터와 저전압용 트랜지스터 영역이 정의된 반도체 기판을 제공하는 단계; 사진공정을 통하여, 상기 저전압용 트랜지스터가 형성될 영역이 개구되도록 마스크 패턴을 형성하는 단계; 상기 마스크 패턴으로 개구된 상기 저전압용 트랜지스터 영역 상에 질소(N₂)를 이온 주입하는 단계; 및 상기 마스크 패턴을 제거한 다음 게이트 산화막을 형성하는 단계를 포함하며, 상기 저전압용 트랜지스터의 게이트 산화막은 상기 질소 이온 주입으로 인해 상기 고전압용 트랜지스터의 게이트 산화막보다 얇게 성장되는 것을 특징으로 한다.

[실시예]

이하, 도면을 참조하여 본 발며의 실시예를 설명하기로 한다.

도 1A 내지 도 1C는 본 발명에 따른 고전압용 트랜지스터와 저전압용 트랜지스터의 제조 공정을 나타내는 공정 단면도이다.

먼저, 도 1A와 같이 저전압용 트랜지스터 영역(A)과 고전압용 트랜지스터 영역(B)이 정의된 반도체 기판(100)상에, 사진 공정을 통하여 상기 저전압용 트랜지스터가 형성될 영역이 개구되도록 마스크 패턴(102)을 형성한다. 그리고, 각 소자는 소자 분리막(101)으로 분리되어 있다.

이어서, 상기 마스크 패턴(102)으로 개구된 상기 저전압용 트랜지스터 영역(A) 상에 질소(N₂)를 이온 주입한다.

그 다음, 도 1B에서와 같이 상기 마스크 패턴(102)을 제거하고 게이트 산화막을 형성한다. 도면에 도시된 바와 같이, 질소는 산화를 억제하는 효과를 가지고 있으므로 질소가 이온 주입된 저전압용 트랜지스터 영역(A)의 게이트 산화막(103a)은, 고전압용 트랜지스터 영역(B)의 게이트 산화막(103b)보다 산화막 성장 속도가 느려 얇게 형성된다. 그리고, 동일 공정으로 서로 다른 두께의 게이트 산화막을 성장시키기 위해서 전압용 트랜지스터의 게이트 산화막의 두께는 이온 주입시 주입되는 질소량이나 에너지를 조절하여 맞춘다. 또한, 저전압용 게이트 산화막은 얇게 형성되어야 하는데, 질소에 의해 산화막 성장 속도가 저하되므로 공정 제어가 용이하다.

계속해서, 상기 게이트 산화막 상에 폴리실리콘막을 증착한 다음, 사진 식각 공정을 통하여 도 1C와 같이 각각의 게이트 전극(104,a 104b)을 형성한다.

이상에서 설명한 바와 같이, 두 개의 다른 전압 소스를 갖는 트랜지스터의 게이트 산화막을 상기와 같은 방법으로 형성함으로써, 게이트 산화막의 식각 공정을 배제하여 게이트 산화막에 대한 신뢰성을 확보할 수 있다.

또한, 반도체 기판에 이온 주입된 질소에 의해 산화막 성장 속도가 저하되므로, 얇은 산화막 성장시 공정 제어가 용이하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (2)

1. 고전압용 트랜지스터와 저전압용 트랜지스터 영역이 정의된 반도체 기판을 제공하는 단계; 사진 공정을 통하여, 상기 저전압용 트랜지스터가 형성될 영역이 개구되도록 마스크 패턴을 형성하는 단계; 상기 마스크 패턴으로 기구된 상기 저전압용 트랜지스터 영역 상에 질소(N₂)를 이온 주입하는 단계;및 상기 마스크 패턴을 제거한 다음 게이트 산화막을 형성하는 단계를 포함하며, 상기 저전압용 트랜지스터의 게이트 산화막은 상기 질소 이온 주입으로 인해 상기 고전압용 트랜지스터의 게이트 산화막보다 얇게 성장되는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1항에 있어서, 상기 저전압용 트랜지스터의 게이트 산화막의 두께는 이온 주입하는 상기 질소량이나 에너지로 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.