KR100602109B1 - 반도체 소자의 게이트산화막 형성 방법 - Google Patents

반도체 소자의 게이트산화막 형성 방법 Download PDF

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Abstract

반도체 소자의 게이트산화막 형성 방법에 관한 것으로, 그 목적은 장비의 개조 없이 기존의 로를 이용하여 20Å 이하의 초박막 게이트산화막을 재현성 있게 형성하는 데 있다. 이를 위해 본 발명에서는 초박막 게이트산화막을 형성하고자 하는 실리콘웨이퍼 상에 질소가 함유된 산화막을 형성하거나, 또는 질소 이온을 주입하여 실리콘웨이퍼 내에 질소가 존재하도록 한 다음, 그 위에 열산화법으로 게이트산화막을 형성하는 것을 특징으로 한다. 이 때 실리콘웨이퍼 내에 존재하는 질소는 게이트산화막의 성장률을 저하시키는 역할을 하기 때문에 게이트산화막의 두께를 조절하여 20Å 이하의 초박막 게이트산화막을 재현성있게 형성할 수 있다.
게이트산화막, 질소, 열산화

Description

반도체 소자의 게이트산화막 형성 방법 {Method for forming gate oxide layer of semiconductor device}
도 1a 내지 도 1d는 종래 게이트산화막 형성 방법을 도시한 단면도이다.
도 2a 내지 2c는 본 발명의 제1실시예에 따른 게이트산화막 형성 방법을 도시한 단면도이다.
도 3a 내지 3d는 본 발명의 제2실시예에 따른 게이트산화막 형성을 도시한 단면도이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 초박막 게이트산화막을 형성하는 방법에 관한 것이다.
최근 반도체 소자의 고집적화 및 복잡화 추세와 함께 저 전력소모 및 고신뢰성이 요구되고 있다. 이러한 요구를 충족시키기 위해 단채널효과(short channel effect)를 억제하고 출력 전류를 향상시키면서 게이트산화막의 두께를 줄여나가는 방향으로 연구가 진행되고 있으며, 이와 동시에 반도체 소자의 동작 전압을 낮출 필요가 있다.
게이트산화막은 일반적으로 로 내에서 열산화화하여 형성하고 있는데 이러한 로를 이용한 열산화법에서는 20Å 정도 두께의 게이트산화막을 형성하는 데 소요되는 시간이 수 분 이내로 짧기 때문에 20Å 이하의 두께를 재현성있게 형성하는 것이 불가능하다. 따라서, 20Å 이하의 초박막 게이트산화막을 형성하기 위해서는 진공 상태나 저압 상태에서 열산화가 이루어지도록 기존의 로를 개조하거나 또는 급속열처리(RTA:rapid thermal annealing) 장비를 이용하여야 하나, 이러한 로의 개조 또는 RTA 장비를 이용하면 공정 비용이 많이 드는 문제점이 있다.
그러면, 종래 반도체 소자의 게이트산화막 형성 방법에 대해 간략히 설명한다. 도 1a 내지 도 1d는 종래 반도체 소자의 게이트산화막 형성 방법을 도시한 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)의 소정영역에 로코스 공정이나 트렌치 공정으로 형성된 필드 산화막(2)에 의해 액티브 영역이 정의된 실리콘웨이퍼를 산소분위기의 로 내에서 열산화하여 실리콘웨이퍼(1)의 액티브 영역에 제1게이트산화막(3a,3b)을 형성한다.
이 때 필드 산화막(22)을 경계로 하여 이웃하는 두 액티브 영역을 각각 제1액티브 영역(100) 및 제2액티브 영역(200)이라 할 때, 제1액티브 영역(100) 및 제2액티브 영역(200)에는 각각 동작전압이 서로 다른 소자를 형성하고 따라서 게이트산화막 역시 제1액티브 영역(100) 및 제2액티브 영역(200)에서 서로 다른 두께로 형성하기로 한다.
설명의 편의상 제1액티브 영역(100)에 형성된 제1게이트산화막을 3a라 칭하고, 제2액티브 영역(200)에 형성된 제1게이트산화막을 3b라 칭한다.
다음, 제2액티브 영역(200)에는 제1게이트산화막(3a)보다 두께가 더 얇은 제2게이트산화막(3b)을 형성하기 위해, 도 1b에 도시된 바와 같이, 제2액티브 영역(200)을 노출시키는 감광막 패턴(4)을 제1액티브 영역(100)의 제1게이트산화막(3a) 상에 형성한다.
다음, 도 1c에 도시된 바와 같이, 감광막 패턴(4)을 마스크로 하여 노출된 제2액티브 영역(200)의 제1게이트산화막(3b)을 식각하고, 감광막 패턴(4)을 제거한 후 세정공정을 수행한다. 그런데, 세정공정이 진행되는 동안 공기 중에 노출된 제2액티브 영역(200)의 실리콘웨이퍼 표면에는 자연산화막(5)이 10Å 정도의 두께로 형성되며, 이러한 자연산화막은 의도한 것이 아니라 자연적으로 성장하는 것으로서 그 두께를 제어하는 것이 불가능하다.
다음, 도 1d에 도시된 바와 같이, 실리콘웨이퍼(1)를 산소 분위기의 로 내에서 열산화하여 제2액티브 영역(200)의 자연산화막(5) 상에 제2게이트산화막(6)을 10~20Å 정도로 얇게 성장시키며, 이 때 제1액티브 영역(100)의 제1게이트산화막(3a)도 함께 성장된다.
그러나, 상술한 바와 같이 일반적인 열산화막법으로 20Å 이하 두께의 게이트산화막을 재현성있게 형성하는 것이 불가능하며, 또한 제어불가능한 자연산화막이 10Å 정도의 두께로 이미 형성되어 있기 때문에 20Å 이하의 초박막 게이트산화막을 재현성있게 형성하는 것은 불가능한 문제점이 있었다.
또한, 게이트산화막의 두께가 점점 얇아지면서 게이트산화막의 총 두께에서 자연산화막이 차지하는 비율이 점점 높아지기 때문에, 자연산화막의 두께를 최소화 할 필요가 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 장비의 개조 없이 기존의 로를 이용하여 20Å 이하의 초박막 게이트산화막을 재현성 있게 형성하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 초박막 게이트산화막을 형성하고자 하는 실리콘웨이퍼 상에 질소가 함유된 산화막을 형성하거나, 또는 질소 이온을 주입하여 실리콘웨이퍼 내에 질소가 존재하도록 한 다음, 그 위에 열산화법으로 게이트산화막을 형성하는 것을 특징으로 한다.
이 때 실리콘웨이퍼 내에 존재하는 질소는 게이트산화막의 성장률을 저하시키는 역할을 하기 때문에 자연산화막 및 게이트산화막의 두께를 조절하여 20Å 이하의 초박막 게이트산화막을 재현성있게 형성하는 것이 가능해진다.
즉, 본 발명에 따른 반도체 소자의 게이트산화막 형성방법은, 실리콘웨이퍼 상에 질소가 함유된 희생산화막을 형성하는 단계; 희생산화막을 식각하여 실리콘웨이퍼를 노출시키는 단계; 실리콘웨이퍼를 산소분위기의 로 내에서 열산화하여 노출된 실리콘웨이퍼 상에 게이트산화막을 형성하는 단계를 포함하는 이루어진다.
또는, 필드 산화막에 의해 소자 분리 영역 및 액티브 영역이 정의되고, 액티브 영역이 후막영역과 박막영역으로 구분된 실리콘웨이퍼에서, 후막영역 및 박막영역의 실리콘웨이퍼 상에 질소가 포함된 제1게이트산화막을 형성하는 단계; 박막영 역의 실리콘웨이퍼 상에 형성된 제1게이트산화막을 식각하여 박막영역의 실리콘웨이퍼를 노출시키는 단계; 실리콘웨이퍼를 산소분위기의 로 내에서 열산화하여 노출된 박막영역의 실리콘웨이퍼 상에 제1게이트산화막보다 얇은 두께로 제2게이트산화막을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명에 따른 게이트산화막 형성 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 2c는 본 발명의 제1실시예에 따른 게이트산화막 형성 방법을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 실리콘웨이퍼(11)를 NO 가스 또는 N2O 가스 분위기의 로 내에서 열처리하여 실리콘웨이퍼(11) 표면에 희생 산화막으로서 질소가 함유된 산화막(이하 NO막 이라 칭한다)(13)을 형성한다. 이 때 열처리는 800~950℃의 온도에서 1시간 이내의 시간동안 수행하는 것이 바람직하며, 더욱 바람직하게는 5~45분 동안 수행한다.
다음, 도 2b에 도시된 바와 같이 NO막(13)을 식각하여 제거하는데, 이 때 NO막(13)으로부터 실리콘웨이퍼(11) 내로 침투한 질소는 NO막(13)의 제거 후에도 잔류한다. 설명의 편의상 도 2b에서 질소를 N으로 표시하여 도시한다.
다음, 도 2c에 도시된 바와 같이, 실리콘웨이퍼(11)를 산소 분위기에서 열산화하여 노출된 실리콘웨이퍼(11) 표면에 게이트산화막(16)을 얇게 성장시킨다. 이러한 게이트산화막(16)의 성장 시 잔류 질소가 산화막의 성장률을 저하시키기 때문 에 동일한 두께의 산화막을 성장시키는 데 소요되는 공정시간이 잔류 질소가 없는 종래에 비해 길어진다. 따라서, 게이트산화막(16)을 원하는 두께로 얇게, 일예로 15Å 정도의 두께로 재현성있게 성장시키는 것이 용이해진다.
다음으로, 도 3a 내지 3d는 본 발명의 제2실시예에 따른 게이트산화막 형성을 도시한 단면도이다.
최근 소형화 및 복잡화된 반도체 소자의 동작전압을 더욱 낮추다보니 서로 다른 두 동작전압에 함께 동작하는 소자가 요구되기도 하고, 동작전압이 서로 다른 두 소자가 하나의 칩 내에 공존하기도 한다. 후자의 경우 하나의 칩을 저전압영역과 고전압영역으로 구분하고, 각각의 영역에 게이트산화막의 두께를 서로 다르게, 즉 저전압영역에서는 게이트산화막의 두께를 얇게, 고전안영역에서는 게이트산화막의 두께를 두껍게 형성한다.
본 발명의 제2실시예에서는 인접하는 두 액티브 영역에 게이트산화막을 서로 다른 두께로 형성한다.
먼저, 도 3a에 도시한 바와 같이, 실리콘웨이퍼(21)의 소정영역에 로코스 공정이나 트렌치 공정으로 필드 산화막(22)을 형성하여, 실리콘웨이퍼(21)에서 필드 산화막이 형성된 부분을 소자 분리 영역으로, 그 외의 부분을 액티브 영역으로 정의한다.
이 때 필드 산화막(22)을 경계로 하여 이웃하는 두 액티브 영역을 각각 제1액티브 영역(100) 및 제2액티브 영역(200)이라 할 때, 제1액티브 영역(100) 및 제2액티브 영역(200)에는 각각 동작전압이 서로 다른 소자를 형성하고 따라서 게이트산화막 역시 제1액티브 영역(100) 및 제2액티브 영역(200)에서 서로 다른 두께로 형성하기로 한다.
다음, NO 가스 또는 N2O 가스 분위기의 로 내에서 실리콘웨이퍼(21)를 열처리하여 실리콘웨이퍼(21) 상에 제1게이트산화막으로서 질소가 함유된 산화막(이하 NO막 이라 칭한다)(23a,23b)을 형성한다. 이 때, 열처리는 800~950℃의 온도에서 1시간 이내의 시간동안 수행하는 것이 바람직하며, 더욱 바람직하게는 5~45분 동안 수행한다.
설명의 편의상 제1액티브 영역(100)에 형성된 NO막을 23a라 칭하고, 제2액티브 영역(200)에 형성된 NO막을 23b라 칭한다.
다음, 제2액티브 영역(200)에는 제1게이트산화막인 NO막(23a)보다 두께가 더 얇은 제2게이트산화막을 형성하기 위해, 도 3b에 도시된 바와 같이, 제2액티브 영역(200)을 노출시키는 감광막 패턴(24)을 제1액티브 영역(100)의 NO막(23a) 상에 형성한다.
다음, 도 3c에 도시된 바와 같이, 감광막 패턴(24)을 마스크로 하여 노출된 제2액티브 영역(200)의 NO막(23b)을 식각하고, 감광막 패턴(24)을 제거한 후 세정공정을 수행한다. 그런데, 세정공정이 진행되는 동안 공기 중에 노출된 제2액티브 영역(200)의 실리콘웨이퍼 표면에는 자연산화막(25)이 형성되기는 하나, 제1게이트산화막으로서 일반적인 열산화막인 실리콘산화막을 형성하는 종래의 경우에 비해 자연산화막(25)의 두께가 훨씬 얇게 형성된다.
이는, 본 발명에서와 같이 제1게이트산화막으로서 NO막을 형성할 경우, NO막으로부터 질소가 기판 내로 침투되어 제2액티브 영역(200) 상의 NO막(23b)을 제거한 후에도 기판 내에 질소가 잔류하는데, 이러한 잔류 질소가 자연산화막의 성장률을 저하시키기 때문이다.
다음, 도 3d에 도시된 바와 같이, 실리콘웨이퍼(21)를 산소 분위기에서 열산화하여 제2액티브 영역(200) 표면에 제2게이트산화막(26)을 얇게 성장시키며, 이 때 제1액티브 영역(100)의 NO막(23a)도 함께 성장된다. 제2게이트산화막(26)의 성장 시에도 잔류 질소가 산화막의 성장률을 저하시키기 때문에 동일한 두께의 산화막을 성장시키는 데 소요되는 공정시간이 잔류 질소가 없는 종래에 비해 길어진다. 따라서, 제2게이트산화막(26)을 원하는 두께로 얇게, 일예로 15Å 정도의 두께로 재현성있게 성장시키는 것이 용이해진다.
한편, 상술한 바와 같은 제1 및 제2실시예에서, NO막을 형성하는 대신에 실리콘웨이퍼에 질소 이온을 주입할 수도 있다. 질소 이온을 주입하는 경우, 얇은 게이트산화막을 형성하고자 하는 영역의 실리콘웨이퍼에 20~30 keV의 에너지로 2.0×1014 ~ 5.0×1015 개/cm2의 양을 주입하는 것이 바람직하다.
상술한 바와 같이, 본 발명에서는 실리콘웨이퍼에 NO막을 형성하거나 또는 질소이온을 주입하는 방법에 의해 실리콘웨이퍼에 질소가 존재하도록 하여, 실리콘웨이퍼에 열산화법으로 게이트산화막을 형성할 때 질소의 작용으로 게이트산화막의 성장속도를 저하시키고 공정시간을 지연시키며, 이로 인해 두께가 20Å 이하인 초 박막 게이트산화막을 재현성 있게 형성하는 효과가 있다.
또한, 본 발명에서는 게이트산화막 형성을 위해 장비를 개조할 필요가 없으며 기존의 로를 그대로 이용하여 초박막 게이트산화막을 재현성 있게 형성하기 때문에, 공정비용이 저렴한 효과가 있다.

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  13. (a) 필드 산화막에 의해 소자 분리 영역 및 액티브 영역이 정의되고 상기 액티브 영역이 후막 영역과 박막 영역으로 구분된 실리콘웨이퍼를 준비하는 단계;
    (b) 상기 후막 영역 및 박막 영역의 실리콘웨이퍼 상에 질소가 포함된 제1게이트산화막을 형성하는 단계;
    (c) 상기 박막 영역의 제1게이트산화막을 노출하는 감광막 패턴을 상기 후막 영역의 제1게이트산화막 상에 형성하는 단계;
    (d) 상기 감광막 패턴을 마스크로 하여 상기 박막 영역 상의 제1게이트산화막을 식각하여 상기 박막 영역의 실리콘 웨이퍼를 노출시키는 단계;
    (e) 상기 감광막 패턴을 제거하는 단계; 및
    (f) 상기 실리콘웨이퍼를 산소분위기의 로 내에서 열산화하여 상기 박막 영역의 실리콘 웨이퍼 및 후막 영역의 제1게이트산화막 상에 제2게이트산화막을 형성하는 단계
    를 포함하는 반도체 소자의 게이트산화막 형성 방법.
  14. 제13항에 있어서,
    상기 (b) 단계는 상기 실리콘 웨이퍼를 NO 가스 또는 N2O 가스 분위기의 로 내에서 열처리하여 상기 제1게이트산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트산화막 형성 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 제2게이트산화막이 20 Å 이하의 두께로 형성되는 반도체 소자의 게이트산화막 형성 방법.
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