JPH09106984A - 半導体素子の素子分離絶縁膜形成方法 - Google Patents

半導体素子の素子分離絶縁膜形成方法

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Abstract

(57)【要約】 【課題】 半導体素子の素子分離絶縁膜形成から格子欠
陥を除去し、フィールド酸化工程を用いて素子分離絶縁
膜を形成することができる半導体素子の素子分離絶縁膜
形成方法を提供するものである。 【解決手段】 半導体基板上部にパッド酸化膜、第１絶
縁膜を順次形成し、前記半導体基板の非活性領域を露出
させるエッチング工程で第１絶縁膜パターンを形成した
後、前記第１絶縁膜パターン側壁に第２絶縁膜スペーサ
ーを形成し前記第１絶縁膜パターンと第２絶縁膜スペー
サーをマスクにして前記半導体基板をエッチングしてト
レンチを形成した後、ゲルマニウム不純物注入工程及
び、ＳＰＥ工程で前記トレンチ形成工程の際に発生する
格子欠陥を除去し、熱酸化工程で素子分離絶縁膜を形成
することを含む。半導体素子の素子分離絶縁膜を形成す
る際、発生する接合漏洩電流を低減させることにより半
導体素子の収率、信頼性及び生産性を向上させ半導体素
子の高集積化を可能にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の素子分
離絶縁膜形成方法に関し、特に半導体基板をエッチング
してトレンチを形成し熱酸化工程で素子分離絶縁膜を形
成するが、前記トレンチ形成工程の際、発生する格子欠
陥を減少し接合漏洩電流を低減させることにより半導体
素子の収率及び生産性を向上させることができる技術に
関する。
【０００２】
【従来の技術】高集積化という観点から、素子の集積度
を高めるためにはそれぞれ素子のディメンション（ｄｉ
ｍｅｎｓｉｏｎ）を縮小することと、素子間に存在する
分離領域（ｉｓｏｌａｔｉｏｎ ｒｅｇｉｏｎ）の幅と
面積を縮小することが必要であり、この縮小程度がセル
の大きさを左右するという点で素子分離技術がメモリセ
ルサイズ（ｍｅｍｏｒｙ ｃｅｌｌ ｓｉｚｅ）を決定
する技術と言える。
【０００３】素子分離絶縁膜を製造する従来技術では、
絶縁物分離方式のロコス（ＬＯＣＯＳ：ＬＯＣａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）方法、半導
体基板上部に酸化膜、多結晶シリコン層及び窒化膜の順
に積層した構造のＰ．Ｂ．Ｌ（ＰＢＬ：Ｐｏｌｙ Ｂｕ
ｆｆｅｒｅｄ ＬＯＣＯＳ）方法、また前記半導体基板
に溝を形成し、前記溝に絶縁物質を埋め込むトレンチ方
法等がある。
【０００４】さらに、半導体素子が高集積化することに
より台頭するバーズビーク（ｂｉｒｄ’ｓ ｂｅａ
ｋ）、平坦化及びパンチスルー（ｐｕｎｃｈｔｈｒｏｕ
ｇｈ）問題を解決するため、最近には半導体基板を乾式
方法で一定厚さエッチングしてトレンチを形成し、前記
トレンチに素子分離絶縁膜を形成する方法を用いた。し
かし、前記半導体基板をエッチングする際に発生する格
子欠陥が素子分離絶縁膜形成工程の際に拡張し、接合漏
洩電流を増加させることにより半導体素子の収率及び生
産性を低下させる問題点を有する。
【０００５】
【発明が解決しようとする課題】従って、本発明は従来
技術の問題点を解決するため格子欠陥を除去し、フィー
ルド酸化工程を用いて素子分離絶縁膜を形成することに
より半導体素子の収率及び生産性を向上させることがで
きる半導体素子の素子分離絶縁膜形成方法を提供するこ
とにその目的がある。
【０００６】
【課題を解決するための手段】以上の目的を達成するた
めの本発明の半導体素子の素子分離絶縁膜形成方法は、
半導体基板上部にパッド酸化膜及び第１絶縁膜を形成す
る工程と、前記半導体基板の非活性領域が露出する第１
絶縁膜パターンを形成する工程と、前記第１絶縁膜側壁
に第２絶縁膜スペーサーを形成する工程と、前記第１絶
縁膜パターンと第２絶縁膜スペーサーをマスクにし前記
半導体基板を一定厚さエッチングしてトレンチを形成す
る工程と、前記トレンチ形成工程の際に発生する格子欠
陥を除去するため前記第１絶縁膜パターンと第２絶縁膜
スペーサーをマスクにし、前記トレンチの表面にゲルマ
ニウム不純物を一定濃度、一定エネルギーで注入するこ
とにより非晶質化した領域を形成する工程と、前記非晶
質化した領域をＳ．Ｐ．Ｅ．（ＳＰＥ：Ｓｏｌｉｄ Ｐ
ｈａｓｅ Ｅｐｉｔａｘｙ、以下でＳＰＥという）工程
を実施して結晶化させる工程と、熱酸化工程で前記トレ
ンチに素子分離絶縁膜を形成する工程を含む。
【０００７】ここで、前記第１絶縁膜と第２絶縁膜は窒
化膜で形成される。
【０００８】また、前記一定濃度は９×１０13／ｃｍ2
乃至１．０×１０15／ｃｍ2 濃度、前記一定エネルギー
は１０乃至１００ＫｅＶのエネルギー、前記ＳＰＥ工程
は窒素ガス雰囲気の下で５００乃至６００℃の温度で１
乃至３時間の間、熱処理されることが好ましい。
【０００９】
【発明の実施の形態】以下、添付の図面を参考し本発明
を詳細に説明する。
【００１０】図１Ａ乃至図１Ｃは、本発明の第１実施例
による半導体素子の素子分離絶縁膜形成工程を示す断面
図である。
【００１１】図１Ａを参照すれば、半導体基板（３１）
上部にパッド酸化膜（３３）が形成され、前記パッド酸
化膜（３３）上部に第１窒化膜（３５）が形成される。
又、マスクを用いたエッチング工程で前記半導体基板
（３１）の非活性領域を露出させる第１窒化膜（３５）
パターンを形成する。また、前記第１窒化膜（３５）パ
ターン側壁に第２窒化膜（３７）スペーサーを形成す
る。この際、前記第２窒化膜（３７）スペーサーは全体
表面上部に第２窒化膜（３７）を一定厚さ形成し、これ
を異方性エッチングして形成したものである。その次
に、前記第１窒化膜（３５）パターンと第２窒化膜（３
７）スペーサーをマスクにし前記半導体基板（３１）を
乾式方法でエッチングしてトレンチ（３９）を形成す
る。この際、前記トレンチ（３９）の表面は前記エッチ
ング工程のため格子欠陥（４１）が発生する。
【００１２】図１Ｂを参照すれば、前記第１窒化膜（３
５）パターンと第２窒化膜（３７）スペーサーをマスク
にし前記半導体基板（３１）にゲルマニウム（Ｇｅ）を
イオン注入して非晶質化された領域（４３）を形成す
る。この際、前記ゲルマニウムのイオン注入量は前記半
導体基板（３１）を非晶質化させることができる臨海注
入量、９×１０13／ｃｍ2 以上から１×１０15／ｃｍ2
未満で行われたものである。また、イオン注入エネルギ
ーは１０乃至１００ＫｅＶとして行われたものである。
【００１３】その次に、前記非晶質化した領域（４３）
を結晶化させるためＳＰＥ工程が続く。この際、前記Ｓ
ＰＥ工程は窒素ガス雰囲気、５００乃至６００℃温度で
１乃至３時間の間、熱処理で行われたものである。
【００１４】図１Ｃを参照すれば、図１Ｂの工程の後に
熱酸化工程で前記トレンチ（３９）に素子分離絶縁膜
（４５）を形成する。
【００１５】図２Ａ及び図２Ｂは、従来技術及び本発明
の実施例による接合漏洩電流分布を示すグラフ図であ
り、８インチウェーハに０個のテストパターン（ｔｅｓ
ｔ ｐａｔｔｅｒｎ）を形成し前記１３０個のテストパ
ターンを１００パーセントにして接合漏洩電流が小さい
順に示したものである。例えば、５０パーセントは接合
漏洩電流が６５番目になるテストパターンである。接合
漏洩電流は３０乃至１３０℃温度区間で６ボルトの電圧
を印加した時の値である。
【００１６】図２Ａを参照すれば、従来技術による接合
漏洩電流分布を示したものであり、７０、又は８０パー
セント以上で接合漏洩電流がにわかに増加して低温領域
で１３０個、テストパターン２０乃至３０パーセントが
損傷することがわかる。
【００１７】図２Ｂを参照すれば、本発明の実施例によ
る接合漏洩電流分布を示したもので、図２Ａとは別に低
温領域でも高温領域でのように接合漏洩電流が一定に維
持されることにより、損傷されるテストパターンがなく
従来技術より２０乃至３０パーセントの収率が向上する
ことが分かる。
【００１８】
【発明の効果】以上で説明したように、本発明による半
導体素子の素子分離絶縁膜形成方法は、素子分離工程の
際に発生する工程上の問題点を解決するためトレンチを
形成し、前記トレンチに結晶欠陥のない素子分離絶縁膜
を形成することにより工程上の問題点を解決するだけで
なく、前記トレンチ形成工程の際、発生する接合漏洩電
流を低減させ半導体素子の収率、信頼性及び生産性を向
上させ半導体素子の高集積化を可能にする利点がある。
【図面の簡単な説明】
【図１Ａ】本発明の第１実施例による半導体素子の素子
分離絶縁膜形成工程を示す断面図である。
【図１Ｂ】本発明の第１実施例による半導体素子の素子
分離絶縁膜形成工程を示す断面図である。
【図１Ｃ】本発明の第１実施例による半導体素子の素子
分離絶縁膜形成工程を示す断面図である。
【図２Ａ】従来技術による接合漏洩電流の分布を示すグ
ラフ図である。
【図２Ｂ】本発明の第１実施例による接合漏洩電流の分
布を示すグラフ図である。
【符号の説明】
３１ 半導体基板 ３３ パッド酸化膜 ３５ 第１窒化膜 ３７ 第２窒化膜 ３９ トレンチ ４１ 格子欠陥 ４３ 非晶質化した領域 ４５ 素子分離絶縁膜

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上部にパッド酸化膜及び第１
    絶縁膜を形成する工程と、 前記半導体基板の非活性領域が露出する第１絶縁膜パタ
    ーンを形成する工程と、 前記第１絶縁膜側壁に第２絶縁膜スぺーサーを形成する
    工程と、 前記第１絶縁膜パターンと第２絶縁膜スぺーサーをマス
    クにし前記半導体基板を一定厚さエッチングしてトレン
    チを形成する工程と、 前記トレンチ形成工程の際、発生する格子欠陥を除去す
    るため前記第１絶縁膜パターンと第２絶縁膜スぺーサー
    をマスクにし、前記トレンチの表面にゲルマニウム不純
    物を一定濃度、一定エネルギーに注入することにより非
    晶質化した領域を形成する工程と、 前記非晶質化した領域をＳＰＥ工程を行って結晶化させ
    る工程と、 熱酸化工程で前記トレンチに素子分離絶縁膜を形成する
    工程を含む半導体素子の素子分離絶縁膜形成方法。
  2. 【請求項２】 前記第１絶縁膜と第２絶縁膜は、窒化膜
    で形成されることを特徴とする請求項１記載の半導体素
    子の素子分離絶縁膜形成方法。
  3. 【請求項３】 前記一定濃度は、９×１０13／ｃｍ2 乃
    至１．０×１０15／ｃｍ2 濃度であることを特徴とする
    請求項１記載の半導体素子の素子分離絶縁膜形成方法。
  4. 【請求項４】 前記一定エネルギーは、１０乃至１００
    ＫｅＶのエネルギーであることを特徴とする請求項１記
    載の半導体素子の素子分離絶縁膜形成方法。
  5. 【請求項５】 前記ＳＰＥ工程は窒素ガス雰囲気、５０
    ０乃至６００℃温度で１乃至３時間の間、熱処理される
    ことを特徴とする請求項１記載の半導体素子の素子分離
    絶縁膜形成方法。
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