KR19990071115A - 반도체 소자의 절연막 형성 방법 - Google Patents

반도체 소자의 절연막 형성 방법 Download PDF

Info

Publication number
KR19990071115A
KR19990071115A KR1019980006379A KR19980006379A KR19990071115A KR 19990071115 A KR19990071115 A KR 19990071115A KR 1019980006379 A KR1019980006379 A KR 1019980006379A KR 19980006379 A KR19980006379 A KR 19980006379A KR 19990071115 A KR19990071115 A KR 19990071115A
Authority
KR
South Korea
Prior art keywords
insulating film
forming
layer
semiconductor substrate
film
Prior art date
Application number
KR1019980006379A
Other languages
English (en)
Other versions
KR100273281B1 (ko
Inventor
허윤준
조남훈
Original Assignee
구본준
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체 주식회사 filed Critical 구본준
Priority to KR1019980006379A priority Critical patent/KR100273281B1/ko
Priority to TW087111700A priority patent/TW392246B/zh
Priority to DE19839079A priority patent/DE19839079C2/de
Priority to US09/195,550 priority patent/US6150220A/en
Priority to JP11045721A priority patent/JPH11289090A/ja
Publication of KR19990071115A publication Critical patent/KR19990071115A/ko
Application granted granted Critical
Publication of KR100273281B1 publication Critical patent/KR100273281B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/043—Dual dielectric
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/163—Thick-thin oxides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 모스 전계 효과 트랜지스터(MOSFET)의 듀얼 게이트(dual gate)의 형성시 서로 다른 두께의 게이트 절연막을 형성하기 위한 것이며, 반도체 기판(31)을 제공하고, 상기 반도체 기판(31)내에 서로 다른 함유량을 가진 제 1 영역(37a)과 제 2 영역(37b)으로 이루어지고 절연막(39)의 성장 두께를 조절할 수 있는 불순물층(37)을 형성하고, 그리고 상기 반도체 기판(31)상에 서로 다른 두께의 제 1 부분(39a)과 제 2 부분(39b)을 가진 절연막(39)을 성장(growing)시키는 공정으로 구성되어, 절연막 제조 공정의 단순화 및 신뢰성을 향상시킨다.

Description

반도체 소자의 절연막 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 모스 전계 효과 트랜지스터(MOSFET)의 듀얼 게이트(dual gate)의 형성시 서로 다른 두께의 게이트 절연막을 형성하기 위한 반도체 소자의 절연막 형성 방법에 관한 것이다.
일반적으로, 단일 반도체 소자내에 서로 다른 두께의 게이트 절연막을 형성하는 방법들은 이온 주입에 의한 방법과 식각 공정에 의한 방법으로 대별할 수 있다.
상기 이온 주입 방법은 질소(Nitrogen) 또는 불소(Fluorine) 이온을 주입하는 방법을 사용한다. 상기 질소 이온 주입 방법은 게이트 절연막의 두께를 얇게 형성할 때 사용하고, 상기 불소 이온 주입 방법은 게이트 절연막의 두께를 두껍게 형성할 때 사용한다. 그러나, 질소 이온을 주입한 후 성장시킨 게이트 절연막은 신뢰성이 떨어지는 문제가 있고, 불소 이온을 주입한 후 게이트 절연막을 성장시키면 그 불소의 디펙트(defect)가 접합(Junction) 부분에 형성되기 때문에 접합 누설(Juction leakage) 전류가 증가하는 단점이 있었다.
식각 공정에 의해 절연막의 두께를 서로 다르게 형성하는 방법은 건식각(dry etching)에 의한 방법과 습식각(wet etching)에 의한 방법이 있다.
도 1(A) - 도 1(D)는 건식각에 의하여 서로 다른 두께의 절연막을 형성하기 위한 반도체 소자의 제조 방법을 나타내는 순차적인 종단면도이다.
먼저, 도 1 (A)에 도시된 바와 같이, 반도체 기판(11)상에 제 1 절연막(12)을 형성하고, 그 제 1 절연막(12)상에 제 1 게이트 전극층(13)을 형성한다.
도 1(B)에 도시된 바와 같이, 상기 제 1 게이트층(13) 상에 제 1 포토레지스트 패턴층(14)을 형성하고, 그 제 1 포토레지스트 패턴층(14)을 마스크로 이용하고 상기 제 1 게이트전극층(13)과 제 1 절연막(12)을 순차적으로 건식각하여 제 1 게이트 전극(13a)과 제 1 게이트 절연막(12a)을 형성한다. 상기 제 1 포토레지스트 패턴층(14)을 제거한다.
도 1(C)에 도시된 바와 같이, 상기 제 1 게이트 전극(13a) 및 상기 반도체 기판(11)상에 제 2 절연막(15)을 형성한다. 상기 제 2 절연막(15)은 상기 제 1 절연막(12)의 두께보다 두껍게(또는 얇게)형성하므로써 제 1 절연막(12)과 제 2 절연막(15)의 두께를 서로 다르게 형성할 수 있다. 상기 제 2 절연막(15) 상에 제 2 게이트 전극층(16)을 형성한다. 상기 제 2 게이트 전극층(16) 상에 제 2 포토레지스트 패턴층(17)을 형성한다.
마지막으로, 도 1(D)에 도시된 바와같이, 상기 제 2 게이트전극층(16)과 제 2 절연막(15)을 순차적으로 건식각하여 제 2 게이트 전극(16a)과 제 2 게이트 절연막(15a)을 형성한 후, 상기 제 2 포토레지스트 패턴층(17)을 제거한다. 상기 건식각 공정 수행시 상기 제 2 포토레지스트 패턴층(17)은 마스크로 이용된다.
상기와 같이 건식각에 의하여 제 1 및 제 2 절연막의 두께를 서로 다르게 형성하기 위한 절연막 형성 방법은, 제조 공정이 매우 복잡하고, 제 1 게이트 전극(13a)에 이온 주입에 의한 도핑을 실시해야 하는 경우에는 그 제 1 게이트전극(13a)이 상기 제 2 게이트 전극(15a)보다 더 많은 열을 받기 때문에 신뢰성이 떨어지는 문제점이 있다. 또한, 상기 건식각에 의한 반도체 소자의 손상(Damage)의 우려도 존재한다.
도 2(A)-도 2(C)는 습식각에 의하여 서로 다른 두께의 절연막을 형성하기 위한 반도체 소자의 제조 방법을 나타내는 종단면도이다.
도 2(A)에서, 반도체 기판(21)상에 절연막이 되는 제 1 산화막(23)을 성장시키고, 그 제 1 절연막(23)상에 제 1 포토레지스트 패턴층(25)을 형성한다. 도 2(B)에서, 상기 제 1 산화막(23)을 습식각한 후, 상기 제 1 포토레지스트 패턴층(25)을 제거한다. 도 2(C)에서, 두께가 다른 절연막을 형성하기 위하여 상기 제 1 산화막(23)과 상기 반도체 기판(21) 상에 제 2 산화막(27)을 성장시킨다.
상기와 같이 습식각에 의하여 절연막의 두께를 서로 다르게 형성하는 방법은, 서로 다른 두께의 게이트 절연막을 형성하기 위하여 성장과 식각을 여러차례 반복하기 때문에 그 절연막의 두께를 재현(再現)하기 어렵고, 포토레지스트층의 제거시 게이트 절연막이 손상을 받을 수 있으며, 상대적으로 두꺼운 두께의 게이트 절연막은 게이트 절연막을 두 번 성장시켜 형성하기 때문에 신뢰성이 저하되는 단점이 있었다.
본 발명은 상기와 같은 종래의 문제점들을 해결하기 위하여 안출한 것으로, 그 목적은 서로 다른 두께의 게이트 절연막을 형성하는 방법에 있어서, 공정을 단순화시키고, 재현성 및 신뢰성이 우수한 게이트 절연막의 제조 방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 절연막 형성 방법은, 반도체 기판을 제공하는 공정과, 상기 반도체 기판내에 서로 다른 함유량을 가진 제 1 영역과 제 2 영역으로 이루어져 절연막의 성장 두께를 조절할 수 있는 불순물층을 형성하는 공정과, 그리고 상기 반도체 기판 상에 서로 다른 두께의 제 1 부분과 제 2 부분을 가진 절연막을 성장(growing)시키는 공정으로 구성된다.
이와 같은 절연막 형성 방법에 따르면, 절연막 형성의 재현성이 우수하고, 두께가 일정하지 않은 절연막을 한 번의 성장 공정으로 형성할 수 있기 때문에 공정을 단순화한다.
상기 불순물층의 형성 공정은, 상기 반도체 기판상에 서로 다른 두께의 제 1 부분과 제 2 부분을 가진 패드막을 형성하는 공정과, 절연막의 성장 두께를 조절할 수 있는 불순물 가스의 분위기에서 열처리(Anneal)를 수행하여 상기 반도체 기판내에 상기 불순물층을 형성하는 공정과, 그리고 상기 패드막을 제거하는 공정으로 구성된다. 상기 불순물 가스는 절연막의 성장을 억제할 수 있는 N2O, NO 등의 질화 가스(Nitrous Gas)를 사용한다.
이와 같은 불순물층의 형성 공정에 따르면, 상기 반도체 기판내에 서로 다른 불순물 함유량을 가진 불순물층의 제 1 영역과 제 2 영역을 간단히 형성할 수 있다.
도 1(A) - 도 1(D)는 건식각에 의하여 서로 다른 두께의 절연막을 형성하기 위한 반도체 소자의 제조 방법을 나타내는 순차적인 종단면도.
도 2(A)-도 2(C)는 습식각에 의하여 서로 다른 두께의 절연막을 형성하기 위한 반도체 소자의 제조 방법을 나타내는 종단면도.
도 3(A) - 도 3(D)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기위한 순차적인 종단면도.
(도면의주요부분에대한부호의설명)
31 : 반도체 기판 33 : 패드막
33a : 패드막의 제 1 부분 33b : 패드막의 제 2 부분
35 : 포토레지스트 패턴층 37 : 불순물층
37a : 불순물층의 제 1 영역 37b : 불순물층의 제 2 영역
39 : 절연막 39a : 절연막의 제 1 부분
39b : 절연막의 제 2 부분
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 절연막 형성 방법에 대하여 상세히 설명한다.
도 3(A) - 도 3(D)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기위한 순차적인 종단면도들이다.
먼저, 도 3(A)에 도시된 바와 같이, 반도체 기판(31) 상에 패드막(33)을 형성하고, 그 패드막(33) 상에 포토레지스트 패턴층(35)을 형성한다. 상기 포토레지스트 패턴층(35)은 후에 형성될 절연막(39)의 두꺼운 부분(39a)과 얇은 부분(39b)을 정의 하기 위한 마스크층이다.
도 3(B)에서, 상기 포토레지스트 패턴층(35)을 마스크로 이용하여 상기 패드막(33)을 습식각한다. 이때, 상기 패드막(33)의 식각부분의 하면에 있는 상기 반도체 기판(31)의 손상을 방지하기 위하여 그 패드막(33)을 완전히 제거하지 않고 잔류하도록 식각한다. 즉, 상기 패드막(33)은 서로 다른 두께를 가진 제 1 부분(33a)과 제 2 부분(33b)으로 이루어져 있다. 제 1 부분(33a)은 제 2 부분(33b)보다 상대적으로 두꺼운 부분이고, 제 2 부분(33b)은 상대적으로 얇은 부분이다.
도 3(C)에서, 상기 포토레지스트 패턴층(35)을 제거하고, 상기 패드막(33)을 크리닝(Cleaning)한다. 이어, 상기 패드막(33)을 포함하는 반도체 기판(31)을 N2O, NO 등의 질화 가스(Nitrous Gas) 분위기에서 열처리(Annealing)한다. 이와 같은 열처리 공정에 의해 상기 반도체 기판(31) 내에 질소 불순물층(또는 이온층이라 함)(37)이 형성된다. 상기 질소 불순물층(37)은 서로 다른 불순물 함유량을 갖는 제 1 영역(37a)과 제 2 영역(37b)으로 형성된다. 즉, 상기 패드막(33)의 제 1 부분(33a)과 제 2 부분(33b)의 두께의 차이 때문에, 상기 패드막(33)의 제 1 부분(33a)의 하부에는 불순물 함유량이 제 2 영역(37b)보다 상대적으로 적은 불순물층(37)의 제 1 영역(37a)이 형성되고, 상기 패드막(33)의 제 2 부분(33b)의 하부에는 불순물 함유량이 제 1 영역(37a)보다 상대적으로 큰 불순물층(37)의 제 2 영역(37b)이 형성된다. 또한, 상기 불순물층(37)의 제 1 영역(37a)의 두께는 제 2 영역(37b)의 두께보다 얇게 형성된다.
마지막으로, 도 3(D)와 같이, 상기 패드막(33)을 완전히 제거하고, 상기 반도체 기판(31)상에 산화막과 같은 절연막(39)을 성장(growing)시킨다. 상기 절연막(39)은 서로 다른 두께를 갖는 제 1 부분(39a)과 제 2 부분(39b)으로 성장된다. 상기 제 1 절연막(39)의 제 1 부분(39a)은 제 2 부분(39b)보다 상대적으로 두꺼운 부분이고, 제 2 부분(39b)은 얇은 부분이다. 즉, 상기 질소 불순물층(37)은 상기 절연막(39)의 성장을 지연시키는 역할을 하기 때문에, 그 질소 불순물층(37)의 제 1 영역(37a)과 제 2 영역(37b)의 질소 이온의 함유량 차이에 의해, 상기 질소 불순물층(37)의 제 1 영역(37a)의 하면에는 두께가 상대적으로 두꺼운 절연막(39)의 제 1 부분(39a)이 형성되고, 상기 질소 불순물층(37)의 제 2 영역(37b)의 하면에는 두께가 상대적으로 두꺼운 절연막(39)의 제 2 부분(39b)이 형성된다.
이상, 상세히 설명한 바와 같이 본 발명에 따른 반도체 소자의 절연막 형성 방법에 의하면, 절연막 두께의 재현성이 우수하고, 불순물층이 절연막상에 존재하기 때문에 다른 종류의 불순물의 침투를 방지하여 절연막의 신뢰성을 향상시키며, 두께가 일정하지 않은 절연막을 한 번의 성장 공정으로 형성할 수 있기 때문에 공정을 단순화하여 생산 단가를 낮추는 효과가 있다.

Claims (5)

  1. 반도체 기판(31)을 제공하는 공정과;
    상기 반도체 기판(31)내에 서로 다른 불순물 함유량을 가진 제 1 영역(37a)과 제 2 영역(37b)으로 이루어져 절연막(39)의 성장 두께를 조절할 수 있는 불순물층(37)을 형성하는 공정과; 그리고,
    상기 반도체 기판(31)상에 서로 다른 두께의 제 1 부분(39a)과 제 2 부분(39b)을 가진 절연막(39)을 성장(growing)시키는 공정으로 구성된 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  2. 제 1 항에 있어서, 상기 불순물층(37)은 상기 절연막(39)의 성장을 억제하는 물질로 형성된 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  3. 제 1 항에 있어서, 상기 불순물층(37)의 형성 공정은, 상기 반도체 기판(31)상에 서로 다른 두께의 제 1 부분(33a)과 제 2 부분(33b)을 가진 패드막(33)을 형성하는 공정과; 상기 절연막(39)의 성장 두께를 조절할 수 있는 불순물 가스의 분위기에서 열처리(Anneal)를 수행하여 상기 반도체 기판내에 상기 불순물층(37)을 형성하는 공정과; 그리고, 상기 패드막(33)을 제거하는 공정으로 구성된 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  4. 제 3 항에 있어서, 상기 불순물 가스는 N2O, NO 등과 같은 질화 가스(Nitrous Gas)인 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  5. 제 1항에 있어서, 상기 절연막(39)은 산화막으로 된 반도체 소자의 절연막 형성 방법.
KR1019980006379A 1998-02-27 1998-02-27 반도체 소자의 절연막 형성 방법 KR100273281B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019980006379A KR100273281B1 (ko) 1998-02-27 1998-02-27 반도체 소자의 절연막 형성 방법
TW087111700A TW392246B (en) 1998-02-27 1998-07-17 Insulation layer forming method and insulation layer structure for semiconductor device
DE19839079A DE19839079C2 (de) 1998-02-27 1998-08-27 Verfahren zur Herstellung einer Isolierschicht und Struktur einer Isolierschicht für eine Halbleitervorrichtung
US09/195,550 US6150220A (en) 1998-02-27 1998-11-19 Insulation layer structure and method for making the same
JP11045721A JPH11289090A (ja) 1998-02-27 1999-02-24 半導体素子の絶縁膜形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980006379A KR100273281B1 (ko) 1998-02-27 1998-02-27 반도체 소자의 절연막 형성 방법

Publications (2)

Publication Number Publication Date
KR19990071115A true KR19990071115A (ko) 1999-09-15
KR100273281B1 KR100273281B1 (ko) 2000-12-15

Family

ID=19533912

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980006379A KR100273281B1 (ko) 1998-02-27 1998-02-27 반도체 소자의 절연막 형성 방법

Country Status (5)

Country Link
US (1) US6150220A (ko)
JP (1) JPH11289090A (ko)
KR (1) KR100273281B1 (ko)
DE (1) DE19839079C2 (ko)
TW (1) TW392246B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100408001B1 (ko) * 2001-12-28 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 게이트 절연막 형성 방법
KR100466209B1 (ko) * 2002-07-08 2005-01-13 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
KR100602109B1 (ko) * 2002-07-30 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자의 게이트산화막 형성 방법
KR20190040830A (ko) * 2017-10-11 2019-04-19 삼성전자주식회사 메타 소자 및 그 제조 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277836A (ja) * 1999-04-26 2008-11-13 Renesas Technology Corp 半導体集積回路装置
US6358865B2 (en) * 1999-05-14 2002-03-19 Agere Systems Guardian Corp. Oxidation of silicon using fluorine implant
US6225163B1 (en) * 2000-02-18 2001-05-01 National Semiconductor Corporation Process for forming high quality gate silicon dioxide layers of multiple thicknesses
JP4437352B2 (ja) 2000-02-29 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US6261972B1 (en) * 2000-11-06 2001-07-17 Infineon Technologies Ag Dual gate oxide process for uniform oxide thickness
DE10131917A1 (de) * 2001-07-02 2003-01-23 Infineon Technologies Ag Verfahren zur Erzeugung einer stufenförmigen Struktur auf einem Substrat
DE10207122B4 (de) 2002-02-20 2007-07-05 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung von Schichten aus Oxid auf einer Oberfläche eines Substrats
FR2847077B1 (fr) * 2002-11-12 2006-02-17 Soitec Silicon On Insulator Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation
KR100470942B1 (ko) * 2003-06-27 2005-03-14 주식회사 하이닉스반도체 반도체 소자의 터널산화막 형성 방법
KR100611784B1 (ko) * 2004-12-29 2006-08-10 주식회사 하이닉스반도체 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법
CN102479712A (zh) * 2010-11-29 2012-05-30 无锡华润上华半导体有限公司 一种双栅氧半导体器件制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151010A (en) * 1978-06-30 1979-04-24 International Business Machines Corporation Forming adjacent impurity regions in a semiconductor by oxide masking
JPS5637635A (en) * 1979-09-05 1981-04-11 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
JPS5854638A (ja) * 1981-09-28 1983-03-31 Mitsubishi Electric Corp 半導体装置の製造方法
JPS60201636A (ja) * 1984-03-27 1985-10-12 Fujitsu Ltd 半導体装置の製造方法
US4851370A (en) * 1987-12-28 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Fabricating a semiconductor device with low defect density oxide
JPH05308128A (ja) * 1992-04-30 1993-11-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
US5360769A (en) * 1992-12-17 1994-11-01 Micron Semiconductor, Inc. Method for fabricating hybrid oxides for thinner gate devices
JP3102223B2 (ja) * 1993-09-24 2000-10-23 住友金属工業株式会社 シリコン基板の酸化方法
KR0136935B1 (ko) * 1994-04-21 1998-04-24 문정환 메모리 소자의 제조방법
US5672521A (en) * 1995-11-21 1997-09-30 Advanced Micro Devices, Inc. Method of forming multiple gate oxide thicknesses on a wafer substrate
US5881085A (en) * 1996-07-25 1999-03-09 Picolight, Incorporated Lens comprising at least one oxidized layer and method for forming same
US5882993A (en) * 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100408001B1 (ko) * 2001-12-28 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 게이트 절연막 형성 방법
KR100466209B1 (ko) * 2002-07-08 2005-01-13 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
KR100602109B1 (ko) * 2002-07-30 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자의 게이트산화막 형성 방법
KR20190040830A (ko) * 2017-10-11 2019-04-19 삼성전자주식회사 메타 소자 및 그 제조 방법
US11668962B2 (en) 2017-10-11 2023-06-06 Samsung Electronics Co., Ltd. Meta device and manufacturing method thereof

Also Published As

Publication number Publication date
KR100273281B1 (ko) 2000-12-15
DE19839079C2 (de) 2002-08-01
TW392246B (en) 2000-06-01
DE19839079A1 (de) 1999-09-09
US6150220A (en) 2000-11-21
JPH11289090A (ja) 1999-10-19

Similar Documents

Publication Publication Date Title
KR100273281B1 (ko) 반도체 소자의 절연막 형성 방법
US5384273A (en) Method of making a semiconductor device having a short gate length
KR100223736B1 (ko) 반도체 소자 제조 방법
KR100244272B1 (ko) 반도체소자의 격리막 형성방법
KR100244402B1 (ko) 반도체소자의 트렌치 아이솔레이션 제조방법
JP2002164537A (ja) 半導体装置及びその製造方法
JP2629615B2 (ja) 半導体装置の製造方法
JP2001308319A (ja) 絶縁ゲート型化合物半導体装置
KR100244413B1 (ko) 반도체소자의소오스/드레인형성방법
KR100325596B1 (ko) 비소이온주입후실리콘웨이퍼의결정결함형성억제방법
KR0150995B1 (ko) 반도체 게터링 방법
KR970053379A (ko) 소자 격리영역의 형성방법
KR100244789B1 (ko) 반도체소자제조방법
KR100699819B1 (ko) 모스 트랜지스터의 형성방법
KR100232884B1 (ko) 반도체 소자 제조방법
KR100268865B1 (ko) 반도체 소자의 제조방법
KR960000518B1 (ko) 모스펫트(mosfet) 제조방법
KR0124643B1 (ko) 반도체소자의 격리막 형성방법
KR0179290B1 (ko) 반도체 소자 격리 산화막 제조방법
KR100253344B1 (ko) 반도체 메모리의 콘택홀 형성방법
KR0166793B1 (ko) 메모리 소자의 엘디디 구조 형성방법
KR100245087B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR19990060857A (ko) 반도체 소자의 트랜지스터 형성 방법
KR19990005216A (ko) 트랜지스터의 스페이서 제조 방법
KR20000061470A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee