KR0179290B1 - 반도체 소자 격리 산화막 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 256M Bit 이상의 제품에 적용될 수 있도록 좁은 필드영역에 계단식 구조의 격리 산화막을 성장시킨 반도체 소자 격리 산화막 제조에 관한 것이다.
이를 위한 본 발명의 반도체 소자 격리 산화막 제조방법은 기판 상에 제1, 제2절연막과 제1전극층 그리고, 제3절연막을 차례대로 증착하는 단계, 상기 제2절연막 위의 제3절연막 및 제1전극층을 소정 영역 식각하는 단계, 상기 전면에 제4절연막 증착 후 제1전극층과 제3절연막 측벽에 측벽 절연막 형성하는 단계, 상기 들어난 제2절연막과 들어난 제2절연막 밑의 기판을 소정 영역까지 식각하는 단계, 상기 측벽 절연막과 제3절연막의 상부를 소정 영역까지 식각하는 단계, 상기 들어난 기판상에 필드 절연막 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
제1도는 종래 반도체 소자 격리 산화막 공정 단면도.
제2도는 본 발명 실시예 1의 반도체 소자 격리 산화막 공정 단면도.
제3도는 본 발명 실시예 2의 반도체 소자 격리 산화막 공정 단면도.
제4도는 본 발명 실시예 3의 반도체 소자 격리 산화막 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 버퍼 산화막
3 : 제1CVD 질화막 4 : 폴리실리콘
5 : 제2CVD 질화막 6 : 열질화막
7 : CVD산화막 7a: 측벽 산화막
8 : 필드 산화막 9 : 감광막
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 256M Bit 이상의 제품에 적용될 수 있도록 좁은 필드영역에 계단식 구조의 격리 산화막을 성장시킨 반도체 소자 격리 산화막 제조 방법에 관한 것이다.
이하, 첨부 도면을 참조하여 종래의 반도체 소자 격리 산화막 제조 방법을 설명하면 다음과 같다.
먼저 제1도 (a)와 같이, 반도체 기판(20) 위에 50nm 정도 두께의 버퍼 산화막(21)을 성장시키고 그 위에 CVD(화학 기상 증착)을 통해 240nm 정도 두께의 제1CVD 질화막(22)을 형성시킨후 필드 산화막이 형성될 부분의 질화막(22)과 버퍼 산화막(21)을 선택적으로 제거하여 이부분의 반도체 기판이 들어나도록 한다.
그후 들어난 반도체 기판의 표면에 보론(Boron) 이온을 주입한다.
다음에 제1도 (b)와 같이, 상기 전면에 화학 기상 증착으로 30nm 정도 두께의 제2CVD 질화막(23)을 증착시키고 그위 전aus에 200nm 정도 두께의 CVD 산화막(24)을 증착한다.
이어서 제1도 (c)와 같이, 제2 CVD 질화막(23) 측벽에 CVD 산화막(24)을 이방성 식각하여 측벽 산화막(24a)을 형성한 후 측벽 산화막(24a)과 접촉된 부분의 제2CVD 질화막(23)을 제외한 노출된 제2CVD 질화막(23)을 식각하고 제1CVD 질화막(22)의 소정부분을 식각한다.
그후 노출된 반도체 기판을 식각해 주어 들어난 반도체 기판에 채널 스톱 보론 이온을 주입한다.
제1도 (d)와 같이, 측벽 산화막(24a)을 습식 식각한다.
제1도 (e)와 같이, 들어난 반도체 기판상에 열공정으로 550nm 정도 두께의 필드 산화막(25)을 형성한다.
그러나 이와 같은 종래의 반도체 소자 격리 산화막 제조방법(OSELO II)에는 다음과 같은 문제점이 있었다.
첫째, 들어난 반도체 기판(1)과 제2CVD 질화막(23)의 접촉부분은 버퍼 산화막(21)이 없이 제2CVD 질화막(23)이 직접 증착되었기 때문에 반도체 기판에 스트레스가 증가되어 접합 특성이 나쁘다.
둘째, 반도체 기판의 식각을 시간조절을 하여 식각하기 때문에 반도체 기판의 식각량을 정확히 조절하기 어렵다.
셋째, 필드 산화막 형성 부분의 기판상에 보론(Boron) 이온 주입을 할 때 필드 표면에 보론 이온주입과 채널-스톱 보론 이온 주입의 두 단계로 진행하기 때문에 마스크를 두번 사용해야 하는 공정상의 번거로움이 생긴다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써 반도체 기판에 결함의 발생없이 계단식 구조를 이용해 좁은 격리영역에 필드 산화막을 성장시켜서 집적도를 높이는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 실시예 1의 반도체 소자 격리 산화막 제조방법은 기판 상에 제1, 제2절연막과 제1전극층 그리고, 제3절연막을 차례대로 증착하는 단계, 상기 제2 절연막 상의 소정 부분의 제3 절연막 및 제1전극층을 식각하는 단계, 상기 전면에 제4절연막 증착 후 제1전극층과 제3절연막 측벽에 측벽 절연막 형성하는 단계, 상기 들어난 제2절연막과 그밑의 기판 소정 영역까지 식각하는 단계, 상기 측벽 절연막과 제3절연막의 상부를 소정 영역까지 식각하는 단계, 상기 들어난 기판상에 필드 절연막 형성하는 단계를 포함하여 제작되는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명 실시예 2의 반도체 소자 격리 산화막 제조방법은 기판에 제1절연막과 제2절연막을 차례로 형성하는 단계, 제1절연막 위의 소정 부분이 노출되도록 제2절연막 식각하는 단계, 상기 전면에 제3절연막 증착 후 제3절연막을 식각하여 제2절연막 측벽에 측벽 절연막을 형성하는 단계, 상기 제2절연막과 측벽 절연막 식각하는 단계, 상기 들어난 제1절연막과 그 아래까지 식각하는 단계, 상기 노출된 기판 상에 필드 절연막 형성하는 것을 특징으로 한다.
그리고, 상기와 같은 목적을 달성하기 위한 본 발명 실시예 3과 반도체 소자 격리 산화막 제조방법은 기판 상에 제1절연막, 제2절연막, 제1전극층, 제3절연막을 차례로 증착하는 단계, 상기 제2절연막 소정 영역에 노출되도록 제3절연막과 제1전극층을 식각하는 단계, 상기 제3절연막 완전 제거시까지 제2절연막 같이 식각하는 단계, 상기 전면에 제4절연막 증착 후 제2절연막과 제1전극층 측벽에 측벽 절연막을 형성하는 단계, 상기 노출된 제2절연막과 측벽 절연막을 식각하는 단계, 상기 들어난 제1절연막 식각 후 노출된 기판을 소정 영역까지 식각하는 단계, 노출된 기판 상에 필드 산화막을 형성하는 것을 포함하여 제작되는 것을 특징으로 한다.
상기와 같은 본 발명의 반도체 소자 격리 방법을 첨부 도면을 참조하여 상세히 설명하먼 다음과 같다.
제2도는 본 발명 실시예 1의 반도체 소자 격리 산화막 공정 단면도이다.
제3도는 본 발명 실시예 2의 반도체 소자 격리 산화막 공정 단면도이다.
제4도는 본 발명 실시예 3의 반도체 소자 격리 산화막 공정 단면도이다.
먼저 제2도 (a)와 같이, 반도체 기판(1) 위에 열공정을 통해 버퍼 산화막(2)을 형성한 후 제1CVD 질화막(3) 및 폴리실리콘(4)을 증착한다.
그위에 다시 제2CVD 질화막(5)을 증착한다.
여기서 폴리실리콘(4) 대신 얇은 CVD 산화막을 사용할 수 있다.
다음에 제2도 (b)와 같이, 상기 전면에 감광막(PR)을 도포한 후 사진 식각에 의해 선택적으로 식각하여 이 감광막(PR)을 마스크로 하여 제2CVD 질화막(5) 및 폴리실리콘(4)을 식각하여 LOCOS 패턴을 형성한다.
그후 NH3질화 공정을 통하여 폴리실리콘(4) 측벽에 열질화막(6)을 형성한 후 상기 전면에 CVD 산화막(7)을 증착하고 이방성 식각을 하여 제2CVD 질화막(5)과 폴리실리콘(4) 측벽에 측벽 산화막(7a)을 형성한다.
여기서, CVD 산화막(7) 대신 반도체층이나 질화막을 사용할 수 있다.
이어서 제2도 (c)와 같이, 측벽 산화막(7a)과 제2CVD 질화막을 마스크로 하여 들어난 제1CVD 질화막(3)을 식각하고 측벽 산화막(7a)을 이방성 식각한다.
제1CVD 질화막(3) 식각할 때 질화막과 산화막의 식각비를 조절하여 측벽 산화막(7a)도 거의 1 : 1 로 식각될 수 있도록 하고, 버퍼 산화막(2)도 함께 식각한다.
들어난 반도체 기판(1)도 다음에 필드 산화막(8)이 반도체 기판(1) 밑으로 충분히 성장될 수 있도록 약간 식각한 후 필드 이온을 주입한다.
끝으로 제2도 (d)와 갈이, 들어난 반도체 기판(1) 상에 필드 산화막(8)을 성장시키고 제2CVD 질화막(5), 폴리 실리콘(4), 제1CVD 질화막(3), 버퍼 산화막(2)을 차레로 식각하면 활성 영역이 필드 산화막에 의하여 구분된다.
다음으로 본 발명 실시예 2의 반도체 소자 격리 산화막 공정 단면도를 도면과 함께 설명하면 다음과 같다.
제3도 (a)와 같이, 반도체 기판(1)위에 열산화 공정으로 버퍼 산화막(2)을 형성한 후 그 위에 제1CVD 질화막(3)과 감광막(9)을 증착하여 필드 형성시킬 영역만 남기고 감광막(9)을 사진 식각한다.
제3도 (b)와 같이, 상기 식각된 감광막(9)을 마스크로 하여 제1CVD 질화막(3)을 시간 조절을 알맞게 하여 소정 깊이만 식각한다.
그리고, 감광막을 제거한 후 상기 전면에 CVD 산화막(7)을 증착하고 이방성 식각하여 제1CVD 질화막(3)의 측벽에 측벽 산화막(7a)을 형성한다.
여기서 CVD 산화막(7) 대신 반도체층 또는 질화막을 사용할 수 있다.
제3도 (c)와 같이, 측벽 산화막(7a)을 마스크로 하여 제1CVD 산화막(3)을 식각한다.
이에 측벽 산화막(7a)도 1 : 1로 식각되도록 조절한다.
이후에 필드 형성 영역의 버퍼 산화막(2)도 식각하고 반도체 기판(1)상에 필드 산화막이 잘 형성되게 하기 위하여 반도체 기판도 약간 식각한 후 필드 이온을 주입한다.
제3도 (d)와 같이, 들어난 반도체 기판(1) 상에 필드 산화막(8)을 형성한다.
다음은 제4도에 도시된 본 발명의 실시예 3에 반도체 소자 격리 산화막 제조공정을 도면과 함께 설명하겠다.
먼저 제4도 (a)와 같이, 반도체 기판(1)에 열공정을 통해 버퍼 산화막(2)을 형성하고 그 위에 차례대로 제1CVD 질화막(3), 폴리실리콘(4), 제2CVD 질화막(5)을 증착한다.
그후 감광막(9)을 증착하고 사진 식각에 의해 필드 산화막이 형성될 부분을 식각해준다. 이때 폴리실리콘(4) 대신 CVD 산화막을 사용하여도 된다.
다음에 제4도 (b)와 같이, 활성 마스크를 이용해 제2CVD 질화막(5)과 폴리실리콘(4)을 식각한 후 감광막(9)을 제거한다.
감광막(9) 제거 후 노출된 제2CVD 질화막(5)이 완전히 제거될 때까지 제1CVD 질화막(3)과 제2CVD 질화막(5)을 같이 식각한다.
그리고, 상기 전면에 CVD 산화막(7)을 증착한 후 폴리실리콘(4)과 제1CVD 질화막(3) 측벽에 측벽 산화막(7a)을 형성한다.
이어서 제4도 (c)와 같이, 폴리실리콘(4)과 측벽 산화막(7a)을 마스크로 하여 노출된 제1CVD 질화막(3)을 식각한다.
이때 제1CVD 질화막(3)과 측벽 산화막(7a)의 식각비는 거의 1 : 1의 비를 갖도록 한다.
그리고 제1CVD 질화막(3)을 식각한 후 제2CVD 질화막(5) 위에 증착된 폴리 실리콘(4)과 들어난 버퍼 산화막(2)도 식각한후 들어난 반도체 기판도 약간 식각한다.
제4도 (d)와 같이, 들어난 반도체 기판(1)상에 필드 이온을 주입하고 필드 산화막(8)을 형성한다.
이상에서 설명한 바와 같이 본 발명 반도체 소자 격리 산화막 제조 방법은 다음과 같은 효과가 있다.
첫째, 필드 산화막이 성장되기 시작하는 가장 자리에는 버퍼 산화막 위에 CVD 질화막의 두께를 얇게하여 필드 산화막의 성장시 스트레스를 줄임으로서 반도체 기판에 결함이 발생하는 것을 방지한다.
둘째, 제1CVD 질화막만 있는 영역에서는 버즈 빅으로 필드 산화막의 각도를 완만하게 하여 이후에 필드 산화막 식각으로 이 영역이 활성영역으로 사용될때, MOSFET의 험프 특성을 없애고 TDDB(Time Dependent Dielectric Breakdown)의 특성을 개선할 수 있다.
세째, 버퍼 산화막, 제1CVD 질화막, 폴리실리콘, 제2CVD 질화막이 차례대로 형성된 구조를 갖는 영역은 필드 산화막이 더이상 이러한 영영으로 학장될 수 없도록 하며, 또한 폴리 실리콘층을 사용함으로써 반도체 기판에 인가되는 스트레스는 제1CVD 질화막만 있는 경우와 거의 유사하게 조절함으로써 반도체 기판에 결함이 없이 좁은 영역에 필드 산화막을 성장할 수 있다.
네째, 충분한 격리 기능을 제공할 수 있도록 반도체 기판을 식각한 후 필드 산화막을 형성시킴으로써 필드 산화막의 깊이를 증가시킬 수 있다.
다섯째, 측벽 산화막의 두께와 제1CVD 질화막의 두께를 이용하여 활성 영역의 폭과 필드 영역의 폭을 자유롭게 조절할 수 있다.
Claims (12)
- 기판 상에 제1, 제2절연막과 제1전극층 그리고, 제3절연막을 차례대로 증착하는 단계; 상기 제2절연막 위의 제3절연막 및 제1전극층을 소정 영역 식각하는 단계; 상기 전면에 제4절연막 증착 후 제1전극층과 제3절연막 측벽에 측벽 절연막 형성하는 단계; 상기 들어난 제2절연막과 들어난 제2절연막 밑의 기판을 소정 영역까지 식각하는 단계; 상기 측벽 절연막과 제3절연막의 상부를 소정 영역까지 식각하는 단계; 상기 들어난 기판상에 필드 절연막 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 격리 산화막 제조방법.
- 제1항에 있어서, 상기 제3절연막 및 제1전극층 식각 후 제1전극층 측면에 열절연막을 성장시키는 것을 특징으로 하는 반도체 소자 격리 산화막 제조방법.
- 제1항에 있어서, 상기 제1전극층을 얇은 절연막으로 대체하여 사용할 수 있는 것을 특징으로 하는 반도체 소자 격리 산화막 제조방법.
- 제1항에 있어서, 상기 측벽 절연막 형성시 전극층을 사용하여 측벽 절연막을 형성할 수 있는 것을 특징으로 하는 반도체 소자 격리 산화막 제조방법.
- 기판에 제1절연막과 제2절연막을 차례로 형성하는 단계; 제1절연막위의 소정 부분이 노출되도록 제2절연막 식각하는 단계; 상기 전면에 제3절연막 증착 후 제3절연막을 식각하여 제2절연막 측벽에 측벽 절연막을 형성하는 단계; 상기 제2절연막과 측벽 절연막 식각하는 단계; 상기 들어난 제1절연막과 그 아래 기판의 소정 영역까지 식각하는 단계; 상기 노출된 기판 상에 필드 절연막 형성하는 것을 특징으로 하는 반도체 소자 격리 산화막 제조 방법.
- 제5항에 있어서, 상기 측벽 절연막 형성시 전극층을 사용하여 측벽 절연막을 형성할 수 있는 것을 특징으로 하는 반도체 소자 격리 산화막 제조방법.
- 기판 상에 제1절연막, 제2절연막, 제1전극층, 제3절연막을 차례로 증착하는 단계; 상기 제2절연막 소정 영역에 노출되도록 제3절연막과 제1전극층을 식각하는 단계; 상기 제3절연막 완전 제거시까지 제2절연막 같이 식각하는 단계; 상기 전면에 제4절연막 증착 후 제2절연막과 제1전극층 측벽에 측벽 절연막을 형성하는 단계; 상기 노출된 제2절연막과 측벽 절연막을 식각하는 단계; 상기 들어난 제1절연막 식각 후 노출된 기판을 소정 영역까지 식각하는 단계; 노출된 기판 상에 필드 산화막을 형성하는 것을 포함하여 제작되는 것을 특징으로하는 반도체 소자 격리 산화막 제조 방법.
- 제7항에 있어서, 상기 제1전극층 형성을 절연막으로 대체할 수 있는 것을 포함하여 이루어짐을 특징으로 하는 반도체 소자 격리 산화막 제조 방법.
- 제7항에 있어서, 상기 제3절연막이 완전히 제거될 때까지 제2절연막을 같이 식각한 후, 제1전극층을 식각하고 측벽 산화막을 형성하는 것을 포함하여 이루어짐을 특징으로 하는 반도체 소자 격리 산화막 제조 방법.
- 제7항에 있어서, 상기 측벽 절연막 형성시 전극층을 사용하여 측벽 산화막을 형성하는 것을 포함하여 이루어짐을 특징으로 하는 반도체 소자 격리 산화막 제조 방법.
- 제7항에 있어서, 9항과 같이 제1전극층을 식각하고 어떤 다른 박막의 증착없이 제2절연막을 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자 격리 산화막 제조방법.
- 제7항에 있어서, 상기 제1절연막 식각 전에 제1전극층을 식각하지 않고 제1절연막의 식각 후 기판의 식각시 제1전극층이 함께 식각되도록 하는 단계; 상기 기판의 식각량을 제1전극층의 두께에 따라 조절할 수 있는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자 격리 산화막 제조 방법.
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| KR1019960015076A KR0179290B1 (ko) | 1996-05-08 | 1996-05-08 | 반도체 소자 격리 산화막 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0179290B1 (ko) |
-
1996
- 1996-05-08 KR KR1019960015076A patent/KR0179290B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970077482A (ko) | 1997-12-12 |
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