JPS5854638A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5854638A JPS5854638A JP56154458A JP15445881A JPS5854638A JP S5854638 A JPS5854638 A JP S5854638A JP 56154458 A JP56154458 A JP 56154458A JP 15445881 A JP15445881 A JP 15445881A JP S5854638 A JPS5854638 A JP S5854638A
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- JP
- Japan
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- nitrogen
- silicon
- films
- implanted
- silicon substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この尭明は半導体装置に異なった膜厚の絶縁膜を同時に
形成するための半導体装置製造方法に関するものである
。
形成するための半導体装置製造方法に関するものである
。
従来、半導体例えばシリコ／上に異なった膜厚の絶縁膜
例えばｓｉｏ＊を形成する方法には第１図に示すものが
あった。図において、（１１はシリコン基板、（２）は
Ｂ１０ＱｌｌＩ、 （３１はゲート用電極例えば多結晶
シリコン暎ｅある。
例えばｓｉｏ＊を形成する方法には第１図に示すものが
あった。図において、（１１はシリコン基板、（２）は
Ｂ１０ＱｌｌＩ、 （３１はゲート用電極例えば多結晶
シリコン暎ｅある。
次に従来の製造方法を説明する。まず、４１．図（ａ）
に示すよう１ζシリコ７基板（１１を熱酸化することニ
ヨって８１０ ｍ ＩＩＩ（２）を形成する。次いでｉ
ｌ１図（１））に示すように８１０ｍ１１１（２）上に
ＯＶＤ （ｃｈｅｍｉｃａｌ ｖａｐｏｒａｅｐｏａｉ
ｔｉｏｎ）法でゲート電極用の多結晶シリコン膜（３３
を成長させ、この多結晶シリコン膜（３１を写真製版技
術で蝕刻し、多結晶シリコン暎ｔ８Ｊをマスクとして不
要な８１０ｇ膜を除去する。次いで第１図（Ｃ）に示す
ように再度熱酸化して所定の膜厚の５ｉｎｓ膜（２）を
形成した後、２回目の１ｊＩｔ１晶シリコンＩＩ １８
３を形成する。次いでこの多結晶シリコン膜（３］をエ
ツチングして多結晶シリコン膜１３１をマスクとして不
要な５１０ｓ［Ｉｌｌ！を除去する。このようにして第
１３（ｄ）に示すような異なった１３１０＊暎厚を有す
るＭＯＢト２７ジスタのゲートを形成する。
に示すよう１ζシリコ７基板（１１を熱酸化することニ
ヨって８１０ ｍ ＩＩＩ（２）を形成する。次いでｉ
ｌ１図（１））に示すように８１０ｍ１１１（２）上に
ＯＶＤ （ｃｈｅｍｉｃａｌ ｖａｐｏｒａｅｐｏａｉ
ｔｉｏｎ）法でゲート電極用の多結晶シリコン膜（３３
を成長させ、この多結晶シリコン膜（３１を写真製版技
術で蝕刻し、多結晶シリコン暎ｔ８Ｊをマスクとして不
要な８１０ｇ膜を除去する。次いで第１図（Ｃ）に示す
ように再度熱酸化して所定の膜厚の５ｉｎｓ膜（２）を
形成した後、２回目の１ｊＩｔ１晶シリコンＩＩ １８
３を形成する。次いでこの多結晶シリコン膜（３］をエ
ツチングして多結晶シリコン膜１３１をマスクとして不
要な５１０ｓ［Ｉｌｌ！を除去する。このようにして第
１３（ｄ）に示すような異なった１３１０＊暎厚を有す
るＭＯＢト２７ジスタのゲートを形成する。
従来の製造方法は上記のようであったので、高温を必要
とする熱酸化工程が少なくとも２回は必要であった。ま
た、多結晶シリコン膜のパターン形成に２回の写真製版
工程が必要であり、工程が複雑となり、熱ひずみ、パタ
ーン欠陥等の生ずる確率が鵬（なるという欠点があった
。
とする熱酸化工程が少なくとも２回は必要であった。ま
た、多結晶シリコン膜のパターン形成に２回の写真製版
工程が必要であり、工程が複雑となり、熱ひずみ、パタ
ーン欠陥等の生ずる確率が鵬（なるという欠点があった
。
との発明は上記のような従来のものの欠点を除去するた
めになされたもので、シリコン基板に輩素又は窒素を冨
むイオンを選択的に照射注入することにより、イオノ注
入領域と未注入領域でのシリコン酸化速度に差をつけて
１回の熱酸化で異なる８１０愈膜厚の領域を形成する方
″法を提供することを目的としている。
めになされたもので、シリコン基板に輩素又は窒素を冨
むイオンを選択的に照射注入することにより、イオノ注
入領域と未注入領域でのシリコン酸化速度に差をつけて
１回の熱酸化で異なる８１０愈膜厚の領域を形成する方
″法を提供することを目的としている。
以下、この発明の一実施例を図について説明する。
１ｇ２図ｉｃｂいて、Ｉｌｌ ハＶ リ：ｓ ７ ｇ
板、ｔ２） ４８１０ｇ膜、（３Ｂは多結晶シリコｙ＠
、ｔ４ｚはホトレジスト。
板、ｔ２） ４８１０ｇ膜、（３Ｂは多結晶シリコｙ＠
、ｔ４ｚはホトレジスト。
（６］は窒素又は窒素を含むイオノの注入領域である。
第２図（ａ）において、シリコノ基板！１３上にホトレ
ジスト（４）でパクーノを形成し、ｉ１票又は窒素を含
むイオンを選択的にイオン注入する。次いでホトレジス
トを除去した後、熱酸化を行う。この際に注入された窒
素がシリコン表面に偏析し、酸化を抑止する。このため
に１ｔｉｔ素注入額域と未注入領域とでシリコノの酸化
速度に差が出来、第２図（ｂ）に示すように８１０♀ｉ
ｌｌ （２）の厚みの異なる領域を同時に形成すること
ができる。次いで４２図（Ｑ）のように８１０Ｑ膜（２
）上にチ帖晶シリコノｍ１ＩＩａＪを成長し、バターノ
形成後、これをマスクとして８１０ａｌｌｌ！（２）を
エッチ７グすることによって第２図（＋１）に示すよう
な異なる５１０２膜厚のＭＯＳゲートを同時に形成する
。
ジスト（４）でパクーノを形成し、ｉ１票又は窒素を含
むイオンを選択的にイオン注入する。次いでホトレジス
トを除去した後、熱酸化を行う。この際に注入された窒
素がシリコン表面に偏析し、酸化を抑止する。このため
に１ｔｉｔ素注入額域と未注入領域とでシリコノの酸化
速度に差が出来、第２図（ｂ）に示すように８１０♀ｉ
ｌｌ （２）の厚みの異なる領域を同時に形成すること
ができる。次いで４２図（Ｑ）のように８１０Ｑ膜（２
）上にチ帖晶シリコノｍ１ＩＩａＪを成長し、バターノ
形成後、これをマスクとして８１０ａｌｌｌ！（２）を
エッチ７グすることによって第２図（＋１）に示すよう
な異なる５１０２膜厚のＭＯＳゲートを同時に形成する
。
以上のようにこの発明によれば、１Ｂ票又は窒素を含む
イオンをシリコン基板にイオン注入した後に熱酸化を行
うことにより、異なる膜厚の８１０２を同時に形成する
ことかり能となる。窒素イオン注入を異なるレジストバ
ク−７を用いて憂数回行なえば、多種類の膜厚の８１０
Ｑを同時に形成できることはいうまでもない。また、イ
オンの注入源、注ｈｘ＊ｘｑＬ 、 ｒｉｐ＜ｔｘｓａ
、＊ｒｈａ＊＊−ｖｎｉ＋ｃ組み合わせることによっ
て、任意の酸化４度を実現できる。
イオンをシリコン基板にイオン注入した後に熱酸化を行
うことにより、異なる膜厚の８１０２を同時に形成する
ことかり能となる。窒素イオン注入を異なるレジストバ
ク−７を用いて憂数回行なえば、多種類の膜厚の８１０
Ｑを同時に形成できることはいうまでもない。また、イ
オンの注入源、注ｈｘ＊ｘｑＬ 、 ｒｉｐ＜ｔｘｓａ
、＊ｒｈａ＊＊−ｖｎｉ＋ｃ組み合わせることによっ
て、任意の酸化４度を実現できる。
第１図（ａ）〜（、ｌｉ）は従来の製造方法を示す説明
図、第２図（ａ）〜（ｄ）はこの発明の一実施例を示す
説明図である。 図において、（１１はシリコン基板、（２）は５ｉｏａ
膜、（３１は斧結晶シリコン膜、（４）はホトレジスト
、（５Ｊは窒素又はｉｌ巣を含むイオンの照射圧入領域
を示す。 な訃、図中、同一符号は同−又は相当部分を示す・ 代理人 葛 舒 信 − 第１図
図、第２図（ａ）〜（ｄ）はこの発明の一実施例を示す
説明図である。 図において、（１１はシリコン基板、（２）は５ｉｏａ
膜、（３１は斧結晶シリコン膜、（４）はホトレジスト
、（５Ｊは窒素又はｉｌ巣を含むイオンの照射圧入領域
を示す。 な訃、図中、同一符号は同−又は相当部分を示す・ 代理人 葛 舒 信 − 第１図
Claims (1)
- 【特許請求の範囲】 （１１＠素又はｉｌ卓を含むイオ／を半導体基板に選択
的に照射する１檀、上記半導体基板を加熱し。 上記半導体基板上に酸化絶縁膜を形成する工程を含む半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154458A JPS5854638A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154458A JPS5854638A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5854638A true JPS5854638A (ja) | 1983-03-31 |
Family
ID=15584666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154458A Pending JPS5854638A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854638A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859321A (en) * | 1986-04-01 | 1989-08-22 | Katumi Iida | Aeration type water treating device |
| US5330920A (en) * | 1993-06-15 | 1994-07-19 | Digital Equipment Corporation | Method of controlling gate oxide thickness in the fabrication of semiconductor devices |
| US5436175A (en) * | 1993-10-04 | 1995-07-25 | Sharp Microelectronics Technology, Inc. | Shallow SIMOX processing method using molecular ion implantation |
| US5589407A (en) * | 1995-09-06 | 1996-12-31 | Implanted Material Technology, Inc. | Method of treating silicon to obtain thin, buried insulating layer |
| EP0818819A1 (en) * | 1996-07-12 | 1998-01-14 | Texas Instruments Incorporated | Improvements in or relating to semiconductor devices |
| US5866445A (en) * | 1997-07-11 | 1999-02-02 | Texas Instruments Incorporated | High density CMOS circuit with split gate oxide |
| EP0766870B1 (en) * | 1995-04-21 | 2001-10-10 | Koninklijke Philips Electronics N.V. | Method of manufacturing a progammable semiconductor device in the form of an anti-fuse |
| DE10021095A1 (de) * | 2000-04-20 | 2001-10-31 | Infineon Technologies Ag | Verfahren zum Bilden eines Dielektrikums auf einem Halbleitersubstrat |
| DE19839079C2 (de) * | 1998-02-27 | 2002-08-01 | Lg Semicon Co Ltd | Verfahren zur Herstellung einer Isolierschicht und Struktur einer Isolierschicht für eine Halbleitervorrichtung |
-
1981
- 1981-09-28 JP JP56154458A patent/JPS5854638A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859321A (en) * | 1986-04-01 | 1989-08-22 | Katumi Iida | Aeration type water treating device |
| US5330920A (en) * | 1993-06-15 | 1994-07-19 | Digital Equipment Corporation | Method of controlling gate oxide thickness in the fabrication of semiconductor devices |
| EP0631308A2 (en) * | 1993-06-15 | 1994-12-28 | Digital Equipment Corporation | Method of controlling gate oxide thickness in the fabrication of semiconductor devices |
| EP0631308A3 (en) * | 1993-06-15 | 1996-06-12 | Digital Equipment Corp | Method for controlling the thickness of the door oxide for the manufacture of semiconductor devices. |
| US5436175A (en) * | 1993-10-04 | 1995-07-25 | Sharp Microelectronics Technology, Inc. | Shallow SIMOX processing method using molecular ion implantation |
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| DE10021095A1 (de) * | 2000-04-20 | 2001-10-31 | Infineon Technologies Ag | Verfahren zum Bilden eines Dielektrikums auf einem Halbleitersubstrat |
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