JPS58103129A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58103129A JPS58103129A JP20286181A JP20286181A JPS58103129A JP S58103129 A JPS58103129 A JP S58103129A JP 20286181 A JP20286181 A JP 20286181A JP 20286181 A JP20286181 A JP 20286181A JP S58103129 A JPS58103129 A JP S58103129A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にイオン注入ニーを
含む半導体装置の製造方法に関する。
含む半導体装置の製造方法に関する。
半導体装置の動作層としては、従来拡散層、エピタキシ
ャル成長層等が用−られて来たが、動作層のキャリア密
度や厚さのより正確な制御を目的として最近ではイオン
注入層が用いられる様になって来た。tた、半導体ウニ
への表面に部分的に高キヤリア密度のコンタク)領域あ
るいは絶縁領域をイオン注入法により形成する技術も開
発されている。その最も典型的な例がGaAsを用いた
シ嘗ットキ障壁ゲート電界効果シランジスタ(ME8F
−1ilT)である・イオン注入法を用いたGaAs
MB2−FIaTの製造方法としては、例えば、従来よ
り第1図に示す方法が用いられてIl九。即ち、初めに
半絶縁性−h基板11を、例えば、第1のホトレジスト
膜12をマスクとしてエツチングし、パターン位置合わ
せマーク13を形成しく第1図((転))、該mlのホ
トレジスト膜を除去した後、該位置合わせマークを用φ
てイオン注入のマスクとなるパターンを嬉20本トレジ
スト膜14により、所定の位置に形成し、次いで、該@
2のホトレジスト膜をマスクとして8iイオンを加速エ
ネルギー50keVドース量3X1Gm の条件で注入
しく#E1図(ロ))続いてホトレジスト膜14を除去
し、例えば厚さ0.2μm08i(4膜を被着して80
0”Oの水素雰囲気中で20分間加熱して活性化を行な
った後、該8i(4膜を除去し、次にパターン位置合わ
せマーク13を用いて、例えばAuGe合金、Niを順
次積層したソース電極16およびドレイン′llIc極
17を所定の位置に形成しく第1図(c) ) 、更に
、例えばTi。
ャル成長層等が用−られて来たが、動作層のキャリア密
度や厚さのより正確な制御を目的として最近ではイオン
注入層が用いられる様になって来た。tた、半導体ウニ
への表面に部分的に高キヤリア密度のコンタク)領域あ
るいは絶縁領域をイオン注入法により形成する技術も開
発されている。その最も典型的な例がGaAsを用いた
シ嘗ットキ障壁ゲート電界効果シランジスタ(ME8F
−1ilT)である・イオン注入法を用いたGaAs
MB2−FIaTの製造方法としては、例えば、従来よ
り第1図に示す方法が用いられてIl九。即ち、初めに
半絶縁性−h基板11を、例えば、第1のホトレジスト
膜12をマスクとしてエツチングし、パターン位置合わ
せマーク13を形成しく第1図((転))、該mlのホ
トレジスト膜を除去した後、該位置合わせマークを用φ
てイオン注入のマスクとなるパターンを嬉20本トレジ
スト膜14により、所定の位置に形成し、次いで、該@
2のホトレジスト膜をマスクとして8iイオンを加速エ
ネルギー50keVドース量3X1Gm の条件で注入
しく#E1図(ロ))続いてホトレジスト膜14を除去
し、例えば厚さ0.2μm08i(4膜を被着して80
0”Oの水素雰囲気中で20分間加熱して活性化を行な
った後、該8i(4膜を除去し、次にパターン位置合わ
せマーク13を用いて、例えばAuGe合金、Niを順
次積層したソース電極16およびドレイン′llIc極
17を所定の位置に形成しく第1図(c) ) 、更に
、例えばTi。
P t、 Auを順次積層したシ璽ツFキ障壁ゲー)1
8り13はイオン注入により形成された動作層15に対
してソース電極、ゲート電極、ドレイン1を極を位置合
わせするために必要であり、イオン注入とは別の工程で
パターン位置合わせマークのみを形成する理由は、イオ
ン注入ではGaAs表面に外観上はとんど痕跡が殉らず
、イオン注入の工程でGaAs表面にパターン位置合わ
せマークを形成することが困蝋なためである〇 このような方法では、MB8FET自体の構造には直接
関係のない位置合わせマークを形成するために余分のホ
トマスタを必要とし、また、位置合わせマーク形成のた
めの製造工程も必要である。
8り13はイオン注入により形成された動作層15に対
してソース電極、ゲート電極、ドレイン1を極を位置合
わせするために必要であり、イオン注入とは別の工程で
パターン位置合わせマークのみを形成する理由は、イオ
ン注入ではGaAs表面に外観上はとんど痕跡が殉らず
、イオン注入の工程でGaAs表面にパターン位置合わ
せマークを形成することが困蝋なためである〇 このような方法では、MB8FET自体の構造には直接
関係のない位置合わせマークを形成するために余分のホ
トマスタを必要とし、また、位置合わせマーク形成のた
めの製造工程も必要である。
しかも、MESFETの各電極は、イオン注入のパター
ンに対して直接位置合わせされるべきものにもかかわら
ず、製造ニーの最初に形成された位置合わせマークを介
して間接的[MESFHTの各電極とイオン注入のパタ
ーンとが位置合わせされるので、位置合わせ精度の低下
を招く欠点があった。
ンに対して直接位置合わせされるべきものにもかかわら
ず、製造ニーの最初に形成された位置合わせマークを介
して間接的[MESFHTの各電極とイオン注入のパタ
ーンとが位置合わせされるので、位置合わせ精度の低下
を招く欠点があった。
本発明の目的は、上記従来の欠点をなくした半導体装置
の製造方法を提供することにある。
の製造方法を提供することにある。
本発明によれば、半導体基板の表面をマスク材で覆い、
イオン注入領域およびパターン位置合わせマークとなる
部分を含む領域の該マスク材を除去し、該マスク材をマ
スクとして前記半導体基板を所定の深さだけエツチング
し、更に該マスク材により選択的にイオン注入領域を形
成する工程と該半導体基板表面にエツチングによゆ形成
されたパターン位置合わせマークを用いて、半導体装置
の少なくとも一種類の電極を、所定の位置に形成するニ
ーとを含むことを特徴とする半導体装置の製造方法を得
ることができる。
イオン注入領域およびパターン位置合わせマークとなる
部分を含む領域の該マスク材を除去し、該マスク材をマ
スクとして前記半導体基板を所定の深さだけエツチング
し、更に該マスク材により選択的にイオン注入領域を形
成する工程と該半導体基板表面にエツチングによゆ形成
されたパターン位置合わせマークを用いて、半導体装置
の少なくとも一種類の電極を、所定の位置に形成するニ
ーとを含むことを特徴とする半導体装置の製造方法を得
ることができる。
以下、図面によりGaAsMg8FETの製造方法を例
にとって本発明を説明する。
にとって本発明を説明する。
第2図は本発明の一実施例を説明するための図面で弗る
。図面におψて、11は半絶縁性GaAs基板で、動作
層およびパターン位置合わせマークとなる部分を除く領
域を、例えば厚さ2μmのポジティブ型ホトレジスト膜
12で覆い、例えば)(80゜H,0,、搗0の混合水
溶液を用いてGaAs基板110表面を約0.15μm
エツチングする。続いて例えば8iイオンを加速エネル
ギー50 ke”V、ドーズ量2、、6 X 、1 (
1” ctir”の条件で注入する(第2図(ω)。
。図面におψて、11は半絶縁性GaAs基板で、動作
層およびパターン位置合わせマークとなる部分を除く領
域を、例えば厚さ2μmのポジティブ型ホトレジスト膜
12で覆い、例えば)(80゜H,0,、搗0の混合水
溶液を用いてGaAs基板110表面を約0.15μm
エツチングする。続いて例えば8iイオンを加速エネル
ギー50 ke”V、ドーズ量2、、6 X 、1 (
1” ctir”の条件で注入する(第2図(ω)。
この場合GaAs基板の工、チングのマスクとイオン注
入のマスクを兼ねるマスク材として、例えば810、膜
とホトレジスト膜等の積層膜を使用することも可能であ
る0次にホトレジスト膜12を除去し、例えば、熱分解
法等により厚さ0.2μmの8i0.膜を被着し、80
0℃のH1雰囲気中で20分間熱処理を行なって活性化
を行なった後、該5i(4膜を、例えばNH,FとHF
の混合水溶液を用いて除去する。ついで、GaAs基板
表面にエツチングによりて形成されたパターン位置合わ
せマーク13を用いて、例えば厚さ1μmのポジティブ
型オートレジスト膜によりオーム性電極のパターンを、
所定の位置に形成し、AuGe合金とNiを順次真空蒸
着し、該オーム性電極のパターンを形成したホトレジス
ト膜を溶解して不要部分のAuGe合金、Niの積層膜
をり7トオ7した後、440℃のH2雰囲気中で2分間
加熱し、ソース電極16およびドレイン電極17を形成
するC第2図(b))。続いて同様のホトレジスジ膜を
用いたり7)オフ法により、例えばA/膜よりなるシl
ットキ接合ゲート電極18を形成して、GaAs Mg
8FE’rを完成した(第2図(C))。尚、GaAs
基板11の表面に生じた段差は、a1編パターンを必要
とするゲート電極18近傍よ抄充分離れた位置にあるの
で、素子製造上何らの支障も与えない◎ このような本発明になる製造方法によれば、従来の実施
例で必要であった位置合わせマークのみを形成するため
の工程が不要とな転、製造工程O短縮を図ることができ
、ホトマスク数を節減することができた。また、MES
FETの電極形成のためのパターンは、イオン注入の几
めのパターンと同時に形成された位置合わせマークを用
いて位置合わせされるために、従来の実施例に比べて高
い位置合わせ精度を得ることができた。
入のマスクを兼ねるマスク材として、例えば810、膜
とホトレジスト膜等の積層膜を使用することも可能であ
る0次にホトレジスト膜12を除去し、例えば、熱分解
法等により厚さ0.2μmの8i0.膜を被着し、80
0℃のH1雰囲気中で20分間熱処理を行なって活性化
を行なった後、該5i(4膜を、例えばNH,FとHF
の混合水溶液を用いて除去する。ついで、GaAs基板
表面にエツチングによりて形成されたパターン位置合わ
せマーク13を用いて、例えば厚さ1μmのポジティブ
型オートレジスト膜によりオーム性電極のパターンを、
所定の位置に形成し、AuGe合金とNiを順次真空蒸
着し、該オーム性電極のパターンを形成したホトレジス
ト膜を溶解して不要部分のAuGe合金、Niの積層膜
をり7トオ7した後、440℃のH2雰囲気中で2分間
加熱し、ソース電極16およびドレイン電極17を形成
するC第2図(b))。続いて同様のホトレジスジ膜を
用いたり7)オフ法により、例えばA/膜よりなるシl
ットキ接合ゲート電極18を形成して、GaAs Mg
8FE’rを完成した(第2図(C))。尚、GaAs
基板11の表面に生じた段差は、a1編パターンを必要
とするゲート電極18近傍よ抄充分離れた位置にあるの
で、素子製造上何らの支障も与えない◎ このような本発明になる製造方法によれば、従来の実施
例で必要であった位置合わせマークのみを形成するため
の工程が不要とな転、製造工程O短縮を図ることができ
、ホトマスク数を節減することができた。また、MES
FETの電極形成のためのパターンは、イオン注入の几
めのパターンと同時に形成された位置合わせマークを用
いて位置合わせされるために、従来の実施例に比べて高
い位置合わせ精度を得ることができた。
なお、本実施例ではイオン注入領域が半導体装置の動作
層である場合について述べ九が、イオン注入領域が高不
純物濃度のコンタクト領域の場合あるいはB+Oのイオ
ン注入による絶縁領域の場合などについても同様であり
、また、例えば本実施例に於て、工栓の中に他の異なる
仕様の動作領域あるいは高不純物a度のコンタクト領域
等を形成するためのイオン住人ニーが実に追加される場
合についても同様である。また、GaAs MESFB
Tの製造方法についてのみ示されだが、シ冒y)キ障壁
ダイオード等の半導体装置、あるいはGaAs以外の半
導体についても同様に本発明が適用されることは言うま
でもない。
層である場合について述べ九が、イオン注入領域が高不
純物濃度のコンタクト領域の場合あるいはB+Oのイオ
ン注入による絶縁領域の場合などについても同様であり
、また、例えば本実施例に於て、工栓の中に他の異なる
仕様の動作領域あるいは高不純物a度のコンタクト領域
等を形成するためのイオン住人ニーが実に追加される場
合についても同様である。また、GaAs MESFB
Tの製造方法についてのみ示されだが、シ冒y)キ障壁
ダイオード等の半導体装置、あるいはGaAs以外の半
導体についても同様に本発明が適用されることは言うま
でもない。
第1図は従来のシ冒ットキ接合ゲート電界効果トランジ
スタの製造方法を説明するだめの図面、第2図は本発明
の詳細な説明するための図面である。図面において11
は半絶縁・l GaAs基板、12および14はホトレ
ジスト膜、13はパターン位置わせマーク、15はイオ
ン注入領域、18はゲート電極、16はソース電極、1
7はドレイン電極を示す。 511
スタの製造方法を説明するだめの図面、第2図は本発明
の詳細な説明するための図面である。図面において11
は半絶縁・l GaAs基板、12および14はホトレ
ジスト膜、13はパターン位置わせマーク、15はイオ
ン注入領域、18はゲート電極、16はソース電極、1
7はドレイン電極を示す。 511
Claims (1)
- 半導体基板の表面をマスク材でaIい、イオン注入領域
およびパターン位置合わせマークとなる部分を含む領域
の該マスク材を除去し、該マスク材をマスクとして前記
半導体基板を所定の深さだけエツチングし、更に該マス
ク材により選択的にイオン注入領域を形成する1嶺と、
該半導体基板表面にエツチングによ抄形成されたパター
ン位置合わせマークを用いて、半導体装置の少なくとも
一纏−の41iを所定の位置に形成する1嶺とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20286181A JPS58103129A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20286181A JPS58103129A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58103129A true JPS58103129A (ja) | 1983-06-20 |
Family
ID=16464405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20286181A Pending JPS58103129A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58103129A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62211957A (ja) * | 1986-03-13 | 1987-09-17 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
JP2003045896A (ja) * | 2001-07-26 | 2003-02-14 | Honda Motor Co Ltd | 半導体装置の製造方法 |
-
1981
- 1981-12-16 JP JP20286181A patent/JPS58103129A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62211957A (ja) * | 1986-03-13 | 1987-09-17 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
JP2003045896A (ja) * | 2001-07-26 | 2003-02-14 | Honda Motor Co Ltd | 半導体装置の製造方法 |
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