JPS63232372A - 電界効果型トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はＧａＡｓ　ＦＥＴの製造方法の改良に関し、特
にゲートに必要な寸法精度の向上を計るものである。

（従来の技術） ＧａＡｓ半絶縁性基板を利用してＭＥＳ　ＦＥＴを製造
するのには耐熱ゲートセルファライン法が利用されてい
るが、これを第２図イルへにより説明する６先ず準備し
たＧａＡｓ半絶縁性基板３ｏにはイオン注入マスクとし
てフォトレジスト３１を選択的に被着後Ｎ型低濃度不純
物を注入し、アルシン８囲気で熱処理して動作層３２を
形成する。（第２図イ）次にスパッタリング法によって
ゲート用金属層３３となるＷＮもしくはＷＳｉと更に低
抵抗金属として利用するＡｕ層３４を連続して全面に堆
積する。

次にフォトレジスト３５を全面に被覆後ゲートの形成予
定位置に対応する部分を残すいわゆる残しパターン（第
２図口）を形成してから、イオンミ−リング法もしくは
ＲＩＥ法等の異方法食刻手段によってゲート加工を行う
。

即ち、ゲート形成予定位置に被着したゲート金属層３３
Ａｕ層３４の積層体以外を溶除し、更に動作層３２以外
の半絶縁性基板３０の表面にフォトレジスト層３６を設
け、次にＮ型高濃度不純物をイオン注入して自己整合に
よってドレイン領域３６及びソース領域３７を形成する
。（第２図ハ）次いで、このフォトレジスト層３５を除
去してからイオン注入不純物の活性化処理のために第２
図二に示すように保護絶縁膜３８を被着して熱処理して
から、ドレイン領域３６ならびにソース領域３７に対応
する位置の保護絶縁膜３８を除去する。更に、オーミッ
ク金属としてＮｉ／ＡｕＧｅ層４０を形成して第２図ホ
を得てから、保護絶縁ｒｌＡ３８形成に使用するフォト
レジスト層３９の残部を溶除して余分のＮｉ／ＡｕＧｅ
層をも除去するりフトオフ法の適用によって、第２図へ
に示すＧａＡｓ　ＭＥＳ　ＦＥＴを完成する。

（発明が解決しようとする問題点） このような製造プロセスでは半絶縁性基板に直接不純物
をイオン注入し、更に後工程で熱処理を施してイオン注
入に伴うダメージを回復する手法を採用しているが、半
絶縁性基板の表面状態によってその特性が極めて左右さ
れ易いＧａＡｓ　ＭＥＳ　ＦＥＴではその特性向上にと
って不利になることは否めない。

従来の方法ではゲート電極を形成してからイオン注入し
た不純物を活性化するための熱処理を行っているので、
半絶縁性基板に異種の材料からなるゲート電極が接触し
た状態で熱処理されるので。

その境界でのストレスによってソース領域ならびにドレ
イン領域にイオン注入した不純物が、このゲート電極の
直下で半絶縁基板の長手方向に沿う横方向に拡散してゲ
ート耐圧の劣化等素子特性に悪影響を与える難点をもた
らす。

そのほかにはゲート加工精度に問題がある。即ちその手
段としては異方性食刻手段であるイオンミーリング法あ
るいはＲＩＥ法の何れか又はその組合せを採用している
が、従来の技術欄で説明したゲート電極の残しパターン
を処理する方式では初期に所定の寸法通りに進行して半
絶縁性基板表面にほぼ直交する面が得られるものの、や
がて断面が台形状のゲート電極が得られるように食刻が
進行して、ゲート長が素子特性を律するＦＥＴでは極め
て不都合な結果を招来する。

本発明は上記難点を除去する新規な電界効果型トランジ
スタの製造方法を提供することを目的とするものである
。

〔発明の構成〕

（問題点を解決するための手段） この目的を達成するのに本発明では半絶縁性基板表面に
ゲート金属層を被覆し、更にゲート形成予定位置のゲー
ト金属層には低抵抗金属を堆積して積層体を形成し、こ
へてソースならびにドレイン領域を形成する高濃度のＮ
型不純物をイオン注入し、しかもこの状態でこの注入イ
オンを活性化する手法を採用する。

（作　用） このように本発明では半絶縁性基板表面にわたってゲー
ト金属層を被覆したまま、イオン注入ならびにこの注入
不純物を活性化する熱処理を施すので、この基板への、
ダメージを軽減し、これに伴ってこの高濃度不純物の横
方向（半絶縁性基板の表面に沿う方向）拡散を抑制でき
る。

しかも、ゲート電極に使用する低抵抗金属はゲート金属
層に積層する絶縁物層を除去して設ける孔部に埋設して
形成するので、従来技術の残しパターンの加工時に発生
する問題は起らず優れた寸法精度が得られ、従って製造
プロセスの影響が殆んどないＦＥＴが得られる。

（実施例） 第１図イ乃至ヌにより本発明を詳述するが、従来の技術
欄と型組する記載が都合上あるがり新番号を付して説明
する。

先ずＧａＡｓ半絶縁性半導体基板１を準備し、その表面
にショットキ金属となる高融点金属ＷＮもしくはＷ　Ｓ
　ｉ　Ｎをスパッタリング法で厚さ５０００人程度に被
覆してショットキ金属層２を形成し、電界効果トランジ
スタ（以後ＦＥＴと略記する）形成領域外にフォトレジ
スト層３を通常のパターニング法によって形成してイオ
ン注入マスクとしてから。

、、Ｓｔ÷を加速電圧１５０ＫｅＶ、ドーズ量４．ＯＸ
　１０”　ａｍ−”でイオン注入して動作層領域４を設
ける。（第１図イ）次いで、フォトレジスト層３を除去
してからＣＶＤ法によって酸化珪素層５をゲート金属層
に重ねて厚さ３０００人程度堆積し、（第１図口）ゲー
ト形成予定位置に開孔７をもつフォトレジスト層６を被
覆する。このフォトレジスト６をマスクとして開孔７に
隣接する酸化珪素層５部分をＲＩＥ（Ｒｅａｃｔｉｖｅ
　Ｉｏｎ　Ｅｔｃｈｉｎｇ）　＠によって食刻してゲー
ト金属層２を露出する。（第１図ハ）この食刻マスクと
して機能するフォトレジスト層６を除去してからスパッ
タリング法によって低抵抗金属としてＡｕ層８を堆積す
るが、その前にバリアメタルとして高融点金属であるＭ
ｏ、Ｔａの窒化物を５００人〜１０００人を設けてＡｕ
層８を約５０００人波着する。

（第１図二）この図面にはバリアメタルを図示していな
いが、低抵抗金属層８への他金属の拡散などを防ぐため
に設置しても差支えない。

次にイオンミーリング法によって酸化珪素層５に設ける
開孔７に埋め込んだＡｕ層以外を除去してゲート領域形
成予定位置にこの低抵抗金属層を残し、（第１図示）酸
化珪素層５をＮｌ（、Ｆで溶除してＦＨＴ領域外にフォ
トレジスト層９を被覆してインプラマスクとして機能さ
せる。即ち、ａｓｓｉ＋を加速電圧３００ＫｅＶドーズ
量５．ＯＸ　１０１３ｃｘａ−”でイオン注入してオー
ミック領域に必要な濃度とすると共にドレイン領域ｌＯ
ならびにソース領域１１を形成する。

（第１図へ）次ｋｎＰｓＧｌｃＶＤ法で厚さ約４０００
人堆積して保護絶縁物層１２をこの半絶縁性基板の両表
面に被覆する。（第１図ト） 引続いてイオン注入不純物の活性化としてランプアニー
ル法によって約８００℃で５秒間熱処理してドレイン領
域１０ならびにソース領域１１を完成すると共に、保護
絶縁物層１２によってＡｓの蒸発を防止し、スランプと
してはハロゲン系、高圧水銀灯及び赤外線が選定できる
。

オーミック電極を形成するために保護絶縁物層１２をＮ
Ｈ，Ｆによって溶除してから、開孔７に埋め込んだゲー
ト金属層５と低抵抗金属層８を残して他のゲート金属層
５をＲＩＥ法によって除去して第１図チの断面構造とす
る。

更に第１図へと同様にフォトレジスト層１４をＦＨＴ領
域外に被着してからオーミック金属としてＮｉ／ＡｕＧ
ｅ層１３を２０００人〜３０００人真空蒸着法で堆積し
く第１図り）でから、リフトオフ法によって余分のオー
ミック金属を除去し、次に合金化熱処理を４３０℃３分
間Ｎ２雰囲気で実施してＦＥＴを完成する。

（第１図ヌ） 〔発明の効果〕 このように本発明ではイオン注入された高濃度不純物の
熱処理時における横方向拡散を抑制できるので、良好な
ゲート金属層と半絶縁性基板界面が保持できるので安定
したＦＥＴ特性が得られる。

又、ゲート電極用の低抵抗金属の加工は酸化珪素層の食
刻形状によって決まるので、従来のようなゲート断面形
状を示さないので優れた寸法精度をもち、要するにプロ
セスの影響を受は難いＦＥＴが得られる。

【図面の簡単な説明】

第１図イ〜ヌは本発明方法の工程を示す断面同第２因イ
〜へは従来方法の各段階を示す断面図である。

Claims (1)

【特許請求の範囲】
1. 半絶縁性基板を準備する工程と、この半導体基板表面に
   隣接するゲート用金属層を全面に被覆する工程と、この
   金属層を通じて前記半導体基板内に不純物を注入する工
   程と、前記ゲート用金属層に絶縁物層を積層する工程と
   、ゲート形成予定位置に対応する前記絶縁物層を除去す
   る工程と、露出する前記ゲート用金属層に低抵抗金属層
   を積層する工程と、残存する前記絶縁物層を除去する工
   程と、ゲート形成予定位置の積層体をマスクとして前記
   ゲート用金属層を通して高濃度の不純物を注入する工程
   と、この注入不純物を活性化する熱処理工程と、前記積
   層体を構成する以外の前記ゲート用金属層を除去する工
   程と、露出する高濃度不純物領域にオーミック電極を形
   成する工程とを具備することを特徴とする電界効果型ト
   ランジスタの製造方法。