JPS6144473A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１よりμ月分！ 本発明は、ゲート電極を持つ半導体装置の製造方法に関
し、更に詳述するならば、ゲート電極を持つ半導体装置
のチャンネル部の形成方法に関する。

従来技術 ゲート電極を持つ半導体装置の一例として、絶縁ゲート
形ＦＥＴが挙げられる。このようなタイプの電界効果ト
ランジスタは、半導体基板の表面領域にソース領域とド
レイン領域が形成され、そして、ゲート電極が、ソース
領域とドレイン領域との間のチャンネル領域上に位置す
るように、半導体基体の表面上に例えば酸化被膜のよう
な絶縁膜を介して配置されている。

絶縁ゲート形ＦＥＴの一例としてＭＯ３形ＦＥＴを挙げ
るならば、ＭＯ３形ＦＥＴは、従来、次のように製造さ
れていた。すなわち、半導体基板の表面に、ソース領域
とドレイン領域とに対応する部分に開口を有するマスク
を設け、例えば半導体基体がＰ形であればＮ形ドーパン
トを、また半導体基体がＮ形であればＰ形ドーパントを
、不純物拡散またはイオン注入などによってドーピング
して、ソース領域とドレイン領域を形成する。

次いで、ソース領域とドレイン領域との一部を覆うよう
にソース領域とドレイン領域との間の半導体基体の表面
上に、酸化被膜を設けてゲート酸化膜を形成する。

更に、ソース領域とドレイン領域との上と、ゲート酸化
膜の上とに、金属電極を設け、それぞれソース電極とド
レイン電極とゲート電極とする。

以上のようにして形成されるＭＯ３形ＦＥＴは、各領域
が互いに分離されていなければ、所期の動作をしない。

更に、各領域が互いに分離されていても、ソース領域と
ドレイン領域とに対するゲート電極の相対的な位置によ
り、チャンネル領域の形状なども決り、ＦＥＴの利得な
どの特性が影響される。

したがって、均一な特性を持つＭＯ３形ＦＥＴを提供す
るためには、ソースおよびドレインとゲートとの間の分
離および相対的な位置を常に一定に維持するようにしな
ければならない。

上述したようなＭＯ３形ＦＥＴの製造方法においては、
ソースおよびドレインとゲートとの間の相対的な位置決
めを正確に打うためには、種々のマスクパターン例エバ
ドーピング用マスクパターンあるいはゲート電極形成用
マスクパターンなどの位置決めを常に正確に行わなけれ
ばならない。

しかしながら、従来の製造方法では、ソースおよびドレ
インとゲートとの間の相対的位置決め精度は、±０．５
μｍが限界であった。その理由は、種々のフォトマスク
パターンの露光転写の度毎にフォトマスクパターンを同
一場所に常に高精度で位置決めすることが事実上不可能
であるからである。具体的に述べるならば、マスクパタ
ーンを作製する際、フォトマスクパターンをフォトレジ
ストに露光転写するときの露光装置の位置合わせ精度が
±０．５μｍが限界であり、従来の製造方法により種々
のフォトマスクパターンの露光転写が何度にも亘って行
われると、その誤差が重畳される。

発Ｉが解決しようとする問題点 近年、半導体装置の特性向上および一段と高度な集積化
が求められており、このような要求を満たすためには、
集積度が高くなっても各領域が確実に互いに分離され、
且つ、ソース領域とドレイン領域とに対するゲート電極
の相対的な位置が均一な半導体装置を提供することが必
要であるが、従来の半導体装置並びにその製造方法は、
かかる要求を満たすことができない。

そこで、本発明は、集積度が高くなっても各領域が確実
に互いに分離され、且つ、ソース領域とドレイン領域と
に対するゲート電極の相対的な位置が均一な半導体装置
の製造方法を提供せんとするものである。

問題点を解決するための手段 ところで、ゲート電極を持つ半導体装置例えば絶縁ゲー
ト形ＦＥＴにおいて、ソース領域およびドレイン領域の
ようなドーピング領域とゲート電極との間の相対的位置
決め精度を±０．５μｍ以上にするために、半導体基体
に予めゲート電極を形成してふき、その予め形成してお
いたゲート電極をドーピング用マスクとして用いてドー
ピングを行う方法が考えられる。しかし、このような方
法を直ちに採用することはできない。というのは、ゲー
ト電極をドーピング用マスクとして用いたときには、ド
ーピング領域とゲート電極との間に高精度の配置関係が
得られることにはなるが、この場合、ドーピング領域と
ゲート電極との間に短絡が生じ易いからである。

しかしながら、もしゲート電極をドーピング用マスクと
して用いることができ、しかもドーピング領域とゲート
電極との間で短絡を阻止することができるとするならば
、ドーピング領域とゲート電極との間の相対的位置決め
精度を±０，５μｍ以上にすることが可能となり得る。

本発明は、かかる点に着目して、種々検討を重ねた結果
なされたものである。

すなわち、本発明による半導体装置の製造方法によれば
、先ず、ゲート電極を形成すべき半導体基板の表面上に
は、そのゲート電極によって占められるべきゲート電極
領域を完全に含みしかもそのゲート電極領域よりも大き
な領域を占めるようになったドーピングマスクが形成さ
れ、次いで、そのドーピングマスクを用いて半導体基板
にドーピングが施される。このようなドーピングによっ
て半導体基板にドーピング領域が形成された後、ドーピ
ングマスクの寸法が減少させられて、そのドーピングマ
スクによって占められていた領域が上述のゲート電極領
域まで縮小させられる。このように縮小されたドーピン
グマスクを含む半導体基板の表面上には、そのドーピン
グマスクと同じまたはそれ以上の厚さを持つ絶縁層が形
成され、次いで、その絶縁層からはドーピングマスクが
除去され、次いでそのように除去されたドーピングマス
クの跡には金属材料が蒸着させられ、これによりゲート
電極が形成される。

昨月 以上に述べた半導体装置の製造方法において、あたかも
ゲート電極が、半導体基板にドーピング領域を形成する
際のドーピングマスクとして用いられる。というのは、
ゲート電極が形成されるべき位置にもうけられたドーピ
ングマスクを介してドーピングが実施される一方、その
ドーピングマスクによって占められていた領域が上述の
ゲート電極領域まで縮小されて、縮小後のドーピングマ
スクが除去された後、その除去跡には縮小後のドーピン
グマスクとそっくりなゲート電極が形成されることにな
るからである。

また、ドーピング時のドーピングマスクの領域はかかる
ゲート電極領域よりも大きくされているので、ドーピン
グにより得られるドーピング領域とゲート電極との間の
短絡は阻止されることになる。

したがって、本発明によれば、ドーピング領域とゲート
電極との間の相対的位置決め精度が高められることにな
る。

更に、本発明において、ドーピング領域とゲート電極と
の間の相対的位置決め精度は、主に、ドーピングマスク
によって占められていた領域をゲート電極領域まで縮小
させる際の縮小精度に依存するが、そのようなドーピン
グマスクの縮小制御は、従来の半導体装置の製造方法の
場合におけるような種々のホトマスクパターンの位置決
め制御に比べて、極めて簡単にしかも一層高精度に行う
ことができる。

実施例 次に、添付の図面を参照して、本発明の詳細な説明する
。第１図から第７図には、ゲート電極を持つ半導体装置
、例えばショットキー障壁ゲート型のＦＥＴを本発明の
方法に従って製造する手順が示されている。

第１図に示すように、半導体基板例えば半絶縁性ＧａＡ
ｓ結晶基板１の一方の表面には、−導電領域すなわちＮ
形あるいはＰ影領域が予め形成される。

本実施例では、そのような−導電影領域として、たとえ
ばＮ形ＧａＡｓエピタキシャル層２が設けられる。

このような半導体結晶基板１のエピタキシャル層２の表
面には、第２図に示すように、レジスト材料層、例えば
５１３Ｎ一層３がＣＶＤ法、ＰＶＤ法、スパッタリング
法などにより形成される。　　゛このような５１３Ｎ−
レジスト材料層３を例えばホトエツチングすることによ
り、第３図に示すように、ドーピングマスク３Ａを形成
する。なお、半導体結晶基板１の表面上でドーピングマ
スク３Ａによって占められる領域は、ゲート電極を形成
する際にそれによって占められるべきゲート電極領域を
完全に含み、しかもそのゲート電極領域よりも大きくさ
れる。

次いで、ドーピングマスク３Ａを用いて半導体基板１に
対して例えば３　ｒ　”−イオン注入してドーピングが
行われ、半導体結晶基板１に、第４図に示すように、ソ
ース領域４及びドレイン領域５のような２つのドーピン
グ領域が形成される。その結果、ドーピングマスク３Ａ
の下でソース領域４及びドレイン領域５との間のエピタ
キシャル層２が、チャンネル領域として形成される。

ドーピング領域が形成された後、ドーピングマスク３Ａ
の幅が、適当な方法例えばサイドエツチングにより、減
少させられる。このサイドエツチングにより、上述のゲ
ート電極領域の幅まで、ドーピングマスク３Ａの幅が縮
小される。このように縮小されたドーピングマスクは、
参照番号３Ｂでもって示す。

次いで、ドーピングマスク３Ｂを含む半導体結晶基板１
の表面上には、適当な絶縁材料が付与されて、絶縁層６
が形成される。そして、第５図に示すように、ドーピン
グマスク３Ｂ上の絶縁層６を除去するように、絶縁層６
の表面は適当な方法により平担化される。従って、ドー
ピングマスク３Ｂの頂部表面が露出させられて、ドーピ
ングマスク３Ｂと絶縁層６との厚さが等しくさせられる
。

絶縁層６の表面の平担化が行われた後、ドーピングマス
ク３Ｂに対応する部分に窓を有するレジストマスク、す
なわちゲート電極形成用のレジストマスク７が設けられ
、次いで、エツチング剤例えば希フ化水素が付与されド
ーピングマスク３Ｂが除去される。

そのようにしてドーピングマスク３Ｂが除去された後、
第６図に示すように、ゲート電極形成用のレジストマス
ク７を介して、ゲート電極用の金。

屑材料が例えば蒸着により適用される。

その結果、レジストマスク７の表面には蒸着金属層８が
形成され、またドーピングマスク３Ｂの除去跡にはゲー
ト電極９が形成される。

その後、第７図に示すように、蒸着金属層８はレジスト
マスク７とともに絶縁層６から除去される。

以上に述べたショットキー障壁ゲート型のＦＥＴの製造
方法において、まだ形成されていないゲート電極９が、
半導体基板１にソース領域４及びドレイン領域５との２
つのドーピング領域を形成する際のドーピングマスクと
して用いられる。

すなわち、ゲート電極９が形成されるべき位置に設けら
れたドーピングマスク３Ａを介してドーピングが実施さ
れて、ソース領域４及びドレイン領域５とが形成される
。そして、そのドーピングマスク３Ａが将来のゲート電
極領域まで縮小されて、縮小後のドーピングマスクが除
去された後、その除去跡には縮小°後のドーピングマス
ク３Ｂとそっくりなゲート電極９が形成されることにな
るからである。

また、ドーピング時のドーピングマスク３Ａの領域は、
将来のゲート電極９よりも大きくされているので、ドー
ピングにより得られるソース領域及びドレイン領域とゲ
ート電極との間の短絡は完全に防止できる。

なお、上記実施例においては、半導体結晶基板としてＧ
ａＡｓ結晶基板を使用しているが、本発明において、Ｇ
ａＡｓ結晶基板以外に、５ｉＳＧｅ、　ｌｎＰ等の半絶
縁性結晶基板を用いることができる。

また、絶縁性のレジストとしては、５１３Ｎ４以外に８
１０２などを用いてもよく、ゲート電極用の金属材料と
しては、Ｔｉ、Ｍｏ、Ｔａなどを用いることができる。

更に、本発明において、ドーピング法として、イオン注
入法の外に拡散法などを採用することができる。

ドーピング用マスクの材料としては、５１３Ｎ４以外の
無機材料例えば高精度エツチングが可能な材料を用いる
ことができる。

絶縁層６に用いられる材料としては、所定の耐圧特性を
備えるものであれば、無機材料であってもよいし、また
有機材料であってもよい。なお、ゲート電極用の金属材
料を蒸着することを考慮するならば、絶縁層６を耐熱性
の材料から形成することが好ましい。

更に、本発明による半導体装置は、上述したショットキ
ー障壁ゲート型のＦＥＴ以外に、ゲート電極の下に絶縁
層が設けられているＭＥＳＦＥＴまたはＭＯＳＦＥＴな
どの絶縁ゲート型ＦＥＴや、ＭＮＯＳメモリなどの様々
な素子にも適用することができる。

効果 以上の説明から明らかなように、本発明によれば、ドー
ピング領域とゲート電極との相対的な位置決めの精度を
向上させることができるので、従来の製造方法に比較し
て、より一層均−な特性を持つ半導体装置が得られるこ
とになる。

【図面の簡単な説明】

第１図、第２図、第３図、第４図、第５図、第６図及び
第７図は、ゲート電極をもつ半導体装置を本発明に従っ
て製造する際の手順を概略的に示す説明図である。 〔主な参照番号〕 １　半絶縁性結晶基板、２−導電影領域、３　レジスト
材料層、３Ａ　　ドーピングマスク、３Ｂ　縮小後のド
ーピングマスク、 ４　ソース領域、５　ドレイン領域、 ６　絶縁層、

Claims (4)

【特許請求の範囲】
1. （１）ゲート電極を形成すべき半導体基板の表面上に、
   該ゲート電極によって占められるべきゲート電極領域を
   完全に含みしかも該ゲート電極領域よりも大きな領域を
   占めるようになったドーピングマスクを形成する工程と
   、 前記ドーピングマスクを用いて前記半導体基板にドーピ
   ングを施す工程と、 前記ドーピングマスクの寸法を減少させて、前記ドーピ
   ングマスクによって占められていた領域を前記ゲート電
   極領域まで縮小させる工程と、縮小されたドーピングマ
   スクを含む前記半導体基板の表面上に該ドーピングマス
   クと同じまたはそれ以上の厚さを持つ絶縁層形成する工
   程と、前記絶縁層から前記ドーピングマスクを除去する
   工程と、 除去されたドーピングマスクの跡に金属材料を蒸着させ
   てゲート電極を形成する工程と を包含することを特徴とする半導体装置の製造方法。
2. （２）前記ドーピングマスクが形成される半導体基板の
   部分は、一導電型になされており、前記ドーピングは、
   前記一導電型と反対の導電型のドーピング領域を形成す
   ることを特徴とする特許請求の範囲第１項記載の半導体
   装置の製造方法。
3. （３）縮小されたドーピングマスクを含む前記半導体基
   板の表面上に該ドーピングマスクと同様な厚さを持つ絶
   縁層形成する工程は、縮小されたドーピングマスクを含
   む前記半導体基板の表面上に絶縁層を形成し、該ドーピ
   ングマスクの頂面上の絶縁層部分を除去して全体表面を
   平坦化することからなることを特徴とする特許請求の範
   囲第１項または第２項記載の半導体装置の製造方法。
4. （４）除去されたドーピングマスクの跡に金属材料を蒸
   着させてゲート電極を形成する工程は、ドーピングマス
   ク除去跡に対応する位置に窓を有する電極形成用レジス
   トマスクを設け、該電極形成用レジストマスクを介して
   金属材料を蒸着し、次いで、前記電極形成用レジストマ
   スク及びその上の蒸着金属を除去することからなること
   を特徴とする特許請求の範囲第１項から第３項までのい
   ずれかに記載の半導体装置の製造方法。