JPS58123777A - シヨツトキゲ−ト電界効果トランジスタとその製造方法 - Google Patents
シヨツトキゲ−ト電界効果トランジスタとその製造方法Info
- Publication number
- JPS58123777A JPS58123777A JP57007113A JP711382A JPS58123777A JP S58123777 A JPS58123777 A JP S58123777A JP 57007113 A JP57007113 A JP 57007113A JP 711382 A JP711382 A JP 711382A JP S58123777 A JPS58123777 A JP S58123777A
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- effect transistor
- electrode
- pattern
- schottky gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロ波特性が良好でしかも製造が容易なシ
ョットキゲート電界効果トランジスタに関するものであ
る。
ョットキゲート電界効果トランジスタに関するものであ
る。
本発明は、材料については何ら制限されるものではなく
、Ｓｉ などの単元素半導体あるいは化合物半導体な
ど広く一般の半導体材料に適用できるものであるが、以
下半導体材料として動作速度の大きい利点をもつ化合物
半導体のうちＧａＡｓ を例にとって説明を行う。
、Ｓｉ などの単元素半導体あるいは化合物半導体な
ど広く一般の半導体材料に適用できるものであるが、以
下半導体材料として動作速度の大きい利点をもつ化合物
半導体のうちＧａＡｓ を例にとって説明を行う。
従来のショットキゲート電界効果トランジスタの一般的
な構造は、第１図の断面図に例示するように、 ＧａＡ
ｓ などの半絶縁性半導体基板１１の表面にエピタキ
シャル成長やイオン注入によって−様な厚さのｎ型動作
層１２を形成したのち、この動作層の表面に金属を蒸着
させる方法等によりソース電極１３、ドレイン電極１４
及びショットキゲート電極１５を形成したものである。
な構造は、第１図の断面図に例示するように、 ＧａＡ
ｓ などの半絶縁性半導体基板１１の表面にエピタキ
シャル成長やイオン注入によって−様な厚さのｎ型動作
層１２を形成したのち、この動作層の表面に金属を蒸着
させる方法等によりソース電極１３、ドレイン電極１４
及びショットキゲート電極１５を形成したものである。
このような従来構造のショットキゲート電界効果トラン
ジスタにおいては、ゲート・ソース間抵抗が大きいと、
このトランジスタのマイクロ波特性、特に雑音特性が劣
化することが知られている。またスイッチング速度が遅
くなる、マイクロ波特性を改良するにはゲート・ソース
間抵抗を下げることが必要であり、この目的を達成する
には動作層１２のキャリア濃度を高めるか又は動作層を
厚くすることが必要であるが、いずれの方法においても
ピンチオフ電圧が過大になるという問題を生ずる。また
、キャリア濃度を高めた場合にはゲートの耐圧が小さく
なるという問題がさらに生ずる。
ジスタにおいては、ゲート・ソース間抵抗が大きいと、
このトランジスタのマイクロ波特性、特に雑音特性が劣
化することが知られている。またスイッチング速度が遅
くなる、マイクロ波特性を改良するにはゲート・ソース
間抵抗を下げることが必要であり、この目的を達成する
には動作層１２のキャリア濃度を高めるか又は動作層を
厚くすることが必要であるが、いずれの方法においても
ピンチオフ電圧が過大になるという問題を生ずる。また
、キャリア濃度を高めた場合にはゲートの耐圧が小さく
なるという問題がさらに生ずる。
このような問題を解決するた、め、第２図に例示ＩＩ
’、Ｉ するように、とンチオフ電圧を支配するゲート直下の動
作層１２’の厚みを所望値に保ったまま、ソース電極近
傍の動作層１２″の厚みを大きくする構造が提案されて
いる。この構造は、まずソース電極１８及びドレイン電
極１４直下の厚みに相当する一様な厚みの動作層を形成
したのち、ゲート電極１５の直下となるべき箇所１２’
のみをエツチング等により薄くしたのち、各電極１３．
１４及び１５を形成している。
’、Ｉ するように、とンチオフ電圧を支配するゲート直下の動
作層１２’の厚みを所望値に保ったまま、ソース電極近
傍の動作層１２″の厚みを大きくする構造が提案されて
いる。この構造は、まずソース電極１８及びドレイン電
極１４直下の厚みに相当する一様な厚みの動作層を形成
したのち、ゲート電極１５の直下となるべき箇所１２’
のみをエツチング等により薄くしたのち、各電極１３．
１４及び１５を形成している。
しかしながらこのような構造では、動作層表面が平坦で
ないから電極形成のための微細なホトリソグラフィ等が
困難であるばかりでなく、動作層のエツチング制御に極
めて厳しい精度が要求されるために歩留りが低くなって
しまう欠点がある。
ないから電極形成のための微細なホトリソグラフィ等が
困難であるばかりでなく、動作層のエツチング制御に極
めて厳しい精度が要求されるために歩留りが低くなって
しまう欠点がある。
すなわち、ＭＥ Ｓ Ｆ ＥＴの高周波特性を向上させ
るためには、ゲート長を極力小さくする必要がありその
ために素子製作上極めて微細な精密加工が要求される。
るためには、ゲート長を極力小さくする必要がありその
ために素子製作上極めて微細な精密加工が要求される。
しかし、従来の製造方法においては、ゲート電極１５の
パターンをレジストに形成する際に、そのゲートパター
ンの極く近傍にソース電極１８およびドレイン電極１４
による段差が、動作領域１２の段差に加えて存在するた
め、平坦面におけるときよりもフォトレジストパターン
の解像度が低下し、１μｍ程度の短いゲートパターンを
確実に形成することが困難であった。特にＧａＡｓ等の
化合物半導体では、ゲート電極１５を形成する前にソー
ス電極１８およびドレイン電極１４の合金処理を行なっ
て、その接触抵抗の低下を図ることが一般に行なわれて
いるが、接触抵抗を充分小さくしようとして充分な高温
で、しかも長時間の合金処理を行なうとソース、ドレイ
ン電極金属の凝集がおこり、著しく大きな段差が生じ易
く、このことも、ゲート用フォトレジストパターンの解
像度を悪化させる原因になっている。
パターンをレジストに形成する際に、そのゲートパター
ンの極く近傍にソース電極１８およびドレイン電極１４
による段差が、動作領域１２の段差に加えて存在するた
め、平坦面におけるときよりもフォトレジストパターン
の解像度が低下し、１μｍ程度の短いゲートパターンを
確実に形成することが困難であった。特にＧａＡｓ等の
化合物半導体では、ゲート電極１５を形成する前にソー
ス電極１８およびドレイン電極１４の合金処理を行なっ
て、その接触抵抗の低下を図ることが一般に行なわれて
いるが、接触抵抗を充分小さくしようとして充分な高温
で、しかも長時間の合金処理を行なうとソース、ドレイ
ン電極金属の凝集がおこり、著しく大きな段差が生じ易
く、このことも、ゲート用フォトレジストパターンの解
像度を悪化させる原因になっている。
また、ゲート電極１５は既に形成されているソース電極
１８とドレイン電極１４の中間に±０．２μｍ以下の位
置精度で形成する必要がある。さらにソース電極１３と
ゲート電極１５の間隔は、ＭＥＳＦＥＴの電気的特性に
あって、ソースゲート間の奇生抵抗、寄生容量に直接影
響するので、両電極間の距離はできる限り小さく、かつ
高精度に制御する必要があり、上述の位置精度は、この
電極間距離の点でも必要となる。しかしこの様な微細パ
ターンを高精度で形成することは、従来の技術では極め
て困難であり、従って製造歩留りが著しく低いという問
題点があった。
１８とドレイン電極１４の中間に±０．２μｍ以下の位
置精度で形成する必要がある。さらにソース電極１３と
ゲート電極１５の間隔は、ＭＥＳＦＥＴの電気的特性に
あって、ソースゲート間の奇生抵抗、寄生容量に直接影
響するので、両電極間の距離はできる限り小さく、かつ
高精度に制御する必要があり、上述の位置精度は、この
電極間距離の点でも必要となる。しかしこの様な微細パ
ターンを高精度で形成することは、従来の技術では極め
て困難であり、従って製造歩留りが著しく低いという問
題点があった。
本発明は上述した従来の問題点に鑑みてなされたもので
あり、その目的とするところは、マイクロ波特性及び歩
留りが良好なショットキゲート電界効果トランジスタを
提供することにある。
あり、その目的とするところは、マイクロ波特性及び歩
留りが良好なショットキゲート電界効果トランジスタを
提供することにある。
以下本発明の詳細を実施例によって説明する。
第８図は本発明の一実施例のショットキゲート電界効果
トランジスタの断面図であり、２１はＧａＡｓ など
の半絶縁性半導体基板、２２はｎ型動作層、２８はソー
ス電極、２４はドレイン電極、２５はショットキゲート
電極である。本発明の電界効果トランジスタは第８図に
例示するように、動作層表面が平坦でかつソース・ドレ
イン間の動作層２２″の厚さをゲート直下の動作層２２
′の厚さよりも大きくした構造である。そのため電極形
成のための高精度の微細加工を容易に行えるだけでなく
、ソース直列抵抗が小さく、７ｍ の大きなすぐれた電
界効果トランジスタを得られる利点を有する。
トランジスタの断面図であり、２１はＧａＡｓ など
の半絶縁性半導体基板、２２はｎ型動作層、２８はソー
ス電極、２４はドレイン電極、２５はショットキゲート
電極である。本発明の電界効果トランジスタは第８図に
例示するように、動作層表面が平坦でかつソース・ドレ
イン間の動作層２２″の厚さをゲート直下の動作層２２
′の厚さよりも大きくした構造である。そのため電極形
成のための高精度の微細加工を容易に行えるだけでなく
、ソース直列抵抗が小さく、７ｍ の大きなすぐれた電
界効果トランジスタを得られる利点を有する。
第４図は、第８図の電界効果トランジスタの製造方法の
一例を示す断面図である。
一例を示す断面図である。
まず第４図（５）に示すように、 ＧａＡｓ の半絶
縁性基板２１の表面に任意の材料からなるパターン２７
を形成する。このパターン２７をマスクとして用いて１
回目のイオン注入を行い、マスクされない箇所に注入層
２２″を形成する。１回目のイオン注入の条件としては
、後に行うＦＥＴの動作層にあたる２回目の注入層より
も深く注入するために注入エネルギが２回目のものより
も大゛きく、かつ注入液は表面近くのキャリア濃度が２
回目のキャリア濃度に比べて過大にならないような値に
選択される。これはゲートに印加される電圧によって絶
縁破壊が生じないようにするためと、またゲート容量を
過大とならないようにするためである。このような注入
条件の一例として、些査エネルギを４００ ＫｅＶ、注
入量を８．９ Ｘ １０１２ドニズ／、８ の値に選択
した場合のキャリア密度分布の理論値を第５図の点線８
２で例示する。マスク用パターン２７トシでは、通常の
フォトリソグラフィによって形成したレジストパターン
が最も一般的である。本実施例では厚さ１．５μｍのポ
ジレジスト（ＡＺ−１３５０Ｊ）を用いて形成した。
縁性基板２１の表面に任意の材料からなるパターン２７
を形成する。このパターン２７をマスクとして用いて１
回目のイオン注入を行い、マスクされない箇所に注入層
２２″を形成する。１回目のイオン注入の条件としては
、後に行うＦＥＴの動作層にあたる２回目の注入層より
も深く注入するために注入エネルギが２回目のものより
も大゛きく、かつ注入液は表面近くのキャリア濃度が２
回目のキャリア濃度に比べて過大にならないような値に
選択される。これはゲートに印加される電圧によって絶
縁破壊が生じないようにするためと、またゲート容量を
過大とならないようにするためである。このような注入
条件の一例として、些査エネルギを４００ ＫｅＶ、注
入量を８．９ Ｘ １０１２ドニズ／、８ の値に選択
した場合のキャリア密度分布の理論値を第５図の点線８
２で例示する。マスク用パターン２７トシでは、通常の
フォトリソグラフィによって形成したレジストパターン
が最も一般的である。本実施例では厚さ１．５μｍのポ
ジレジスト（ＡＺ−１３５０Ｊ）を用いて形成した。
次いで、試料全面に絶縁膜または金属膜２６を設ける（
第４図（Ｂ））。この−例としては、試料全面にＡｌ
を真空蒸着法で０．４μｍの厚さに形成した。
第４図（Ｂ））。この−例としては、試料全面にＡｌ
を真空蒸着法で０．４μｍの厚さに形成した。
他の一例としては真空蒸着法で５ｉ０２ 膜を０．２μ
ｍの厚さに堆積させても同じ目的を達せられる。
ｍの厚さに堆積させても同じ目的を達せられる。
次いで、マスク用パターン２７を選択的に除去すること
によりマスク用パターン２７と反転したＡｌ 膜２６を
得、これをマスクとして第２回目のイオン注入を行ない
動作層２２′を形成する。（第４図（０）この動作。４
層の厚み及びキャリア濃度は所望のピンチオフ電圧を実
現する値に選択される。
によりマスク用パターン２７と反転したＡｌ 膜２６を
得、これをマスクとして第２回目のイオン注入を行ない
動作層２２′を形成する。（第４図（０）この動作。４
層の厚み及びキャリア濃度は所望のピンチオフ電圧を実
現する値に選択される。
例工ば、ピンチオフ電圧０．（ＩＶ（ノーマリオフ）を
実現するために、イオン注入の条件として、注入） エネルギー２０ＫｅＶ１注大量５．５ｘｌ□ｏ ドーズ
／（ｍ２（ただし活性率を１００％とする。）が選択さ
れる。
実現するために、イオン注入の条件として、注入） エネルギー２０ＫｅＶ１注大量５．５ｘｌ□ｏ ドーズ
／（ｍ２（ただし活性率を１００％とする。）が選択さ
れる。
このような条件のもとに得られるキャリア濃度分布の理
論値を第５図の一点鎖線８１で示す。
論値を第５図の一点鎖線８１で示す。
この後Ａ／膜２６をエツチングで除去した後に８００℃
２０分程度のアニールを行い注入元素の活性化を行う。
２０分程度のアニールを行い注入元素の活性化を行う。
この際結晶基板にＧａＡｓ を用いている時はプロキ
シシティ法などにより表面の保護を行う。
シシティ法などにより表面の保護を行う。
その後、第４図の）に示すごとく通常の方法を用いてソ
ース電極２８、ドレイン電極２４、ゲート電極２５を形
成する。
ース電極２８、ドレイン電極２４、ゲート電極２５を形
成する。
以上、第５図から明らかなようにソース電極２８近傍の
動作層２２″内のキャリア濃度はゲート電極２５の直下
の動作層２２′内のキャリア濃度と比較して、結晶表面
近（では小さな値となっている。このことは、ゲート電
極２５の端部が動作層２２″に接する部分２８に生ずる
ゲート縁端容量を微小な値にとどまらせる効果がある。
動作層２２″内のキャリア濃度はゲート電極２５の直下
の動作層２２′内のキャリア濃度と比較して、結晶表面
近（では小さな値となっている。このことは、ゲート電
極２５の端部が動作層２２″に接する部分２８に生ずる
ゲート縁端容量を微小な値にとどまらせる効果がある。
このことは、ＦＥＴＱカットオフ周波数を大きくする効
果がある。
果がある。
またディジタル回路に用いた場合のスイッチング速度を
速くする効果がある。
速くする効果がある。
また第５図から明らかなように、ソース電極２８近傍の
動作層２２″内のキャリア総数はゲート電極２５の直下
の動作層２２′内のキャリア総数に比べて約７．５倍大
きく、そのため、ゲート・ソース間抵抗は動作層２２’
が一様に形成される場合に比べて少なくとも約７．５分
の１に低下する。
動作層２２″内のキャリア総数はゲート電極２５の直下
の動作層２２′内のキャリア総数に比べて約７．５倍大
きく、そのため、ゲート・ソース間抵抗は動作層２２’
が一様に形成される場合に比べて少なくとも約７．５分
の１に低下する。
゛本発明によれば、以上述べたようにソース抵抗が小さ
く、ｐｍ の大きい、またゲート容量の小さい高周波特
性のすぐれたショットキゲート電界効果トランジスタを
容易に製造することができる。
く、ｐｍ の大きい、またゲート容量の小さい高周波特
性のすぐれたショットキゲート電界効果トランジスタを
容易に製造することができる。
第１図、第２図は従来例の断面図、第８図は本発明の一
実施例の断面図、第４図（Ａ） −（Ｄ）は第３図の電
界効果トランジスタの製造方法の一例を示す断面図、第
５図は第８図の電界効果トランジスタの動作層内のキャ
リア濃度分布図である。 ２１・・・半絶縁性半導体基板、２２・・・動作層、２
２′・・・動作層の第１の部分、２２″・・・動作層の
第２の部分、２８・・・ソース電極、２４・・・ドレイ
ン電極、２５・・・ゲート電極、２６・・・Ａｆ パ
ターン、２７・・・マスク用パターン。 ７１図 ア２図 （Ｃ） ＊：３１￥１
実施例の断面図、第４図（Ａ） −（Ｄ）は第３図の電
界効果トランジスタの製造方法の一例を示す断面図、第
５図は第８図の電界効果トランジスタの動作層内のキャ
リア濃度分布図である。 ２１・・・半絶縁性半導体基板、２２・・・動作層、２
２′・・・動作層の第１の部分、２２″・・・動作層の
第２の部分、２８・・・ソース電極、２４・・・ドレイ
ン電極、２５・・・ゲート電極、２６・・・Ａｆ パ
ターン、２７・・・マスク用パターン。 ７１図 ア２図 （Ｃ） ＊：３１￥１
Claims (2)
- （１）半絶縁性半導体基板、該半導体基板の表面に形成
された動作層ならびに該動作層上に形成されたソース電
極、ショットキゲート電極、及びドレイン電極を備えた
ショットキゲート電界効果トランジスタにおいて、前記
動作層が所定のピンチオフ電圧を与えるような厚みを有
して前記ゲート電極直下に形成されている第１の部分と
表面部分のキアリア濃度が該第１の部分内の不純物濃度
よりも小さな不純物濃度を有し、かつ該第１の部分の厚
みよりも大きな厚みを有し、かつ該第１の部分に接して
その両側に形成された第２の部分とから構成されている
ことを特徴とするショットキゲート電界効果トランジス
タ。 - （２）半絶縁性半導体基板の表面にパターンを形成し、
該パターンをマスクとして深い動作層若しくは拡散層を
形成し、該パターンと反転した絶縁膜または金属のパタ
ーンを形成し、該パターンをマスクとして浅い動作層も
しくは拡散層を形成し、しかる後ソース電極、ドレイン
電極を形成し、最後にゲート電極を形成することを特徴
とするショットキゲート電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57007113A JPS58123777A (ja) | 1982-01-19 | 1982-01-19 | シヨツトキゲ−ト電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57007113A JPS58123777A (ja) | 1982-01-19 | 1982-01-19 | シヨツトキゲ−ト電界効果トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123777A true JPS58123777A (ja) | 1983-07-23 |
Family
ID=11657028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57007113A Pending JPS58123777A (ja) | 1982-01-19 | 1982-01-19 | シヨツトキゲ−ト電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123777A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421413U (ja) * | 1990-06-13 | 1992-02-24 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5646562A (en) * | 1979-09-25 | 1981-04-27 | Sony Corp | Semiconductor device |
-
1982
- 1982-01-19 JP JP57007113A patent/JPS58123777A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5646562A (en) * | 1979-09-25 | 1981-04-27 | Sony Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421413U (ja) * | 1990-06-13 | 1992-02-24 |
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