JPS5879769A - シヨツトキゲ−ト電界効果トランジスタ - Google Patents
シヨツトキゲ−ト電界効果トランジスタInfo
- Publication number
- JPS5879769A JPS5879769A JP17819481A JP17819481A JPS5879769A JP S5879769 A JPS5879769 A JP S5879769A JP 17819481 A JP17819481 A JP 17819481A JP 17819481 A JP17819481 A JP 17819481A JP S5879769 A JPS5879769 A JP S5879769A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- active layer
- gate
- gate electrode
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 150000002484 inorganic compounds Chemical class 0.000 claims abstract description 4
- 229910010272 inorganic material Inorganic materials 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims 2
- 150000001875 compounds Chemical class 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract description 12
- 238000005468 ion implantation Methods 0.000 abstract description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 8
- 229910052751 metal Inorganic materials 0.000 abstract description 6
- 239000002184 metal Substances 0.000 abstract description 6
- 150000002500 ions Chemical class 0.000 abstract description 2
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000001771 vacuum deposition Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000010953 base metal Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- QTBSBXVTEAMEQO-UHFFFAOYSA-M Acetate Chemical compound CC([O-])=O QTBSBXVTEAMEQO-UHFFFAOYSA-M 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロ波特性が良好でしかも製造が容易なシ
ョットキゲート電界効果トランジスタに関するものであ
る。
ョットキゲート電界効果トランジスタに関するものであ
る。
本発明は、材料については何ら制限されるものではな(
、Siなどの単元素半導体あるいは化合物半導体など広
く一般の半導体材料に適用できるものであるが、以下半
導体材料として動作速度の大きい利点をもつ化合物半導
体のうちGaAsを例にとって説明を行う。
、Siなどの単元素半導体あるいは化合物半導体など広
く一般の半導体材料に適用できるものであるが、以下半
導体材料として動作速度の大きい利点をもつ化合物半導
体のうちGaAsを例にとって説明を行う。
従来のショットキゲート電界効果トランジスタの一般的
な構造は、第1図の断面図に例示するように、GaAs
などの半絶縁性半導体基板11の表面にエピタキシャル
成長やイオン注入によって一様な厚さのn型動作層12
を形成したのち、この動作層の表面に金属を蒸着させる
方法等によりソース電極18、トレイン電極14及びシ
ョットキゲート電極15を形成しkものである。このよ
うな従来構造のショットキゲート電界効果トランジスタ
においては、ゲート・ソース間抵抗が大きいとこのトラ
ンジスタのマイクロ波特性、特に雑音特性が劣化するこ
とが知られている。マイクロ波特性を改良するにはゲー
ト・ソース間抵抗を下げることが必要であり、この目的
を達成するには動作層12のキャリア濃度を高めるか又
は動作層を厚くすることが必要であるが、いずれの方法
においてもピンチオフ電圧が過大になるという問題を生
ずる。また、キャリア濃度を高めた場合にはゲートの耐
圧が小さくなるという問題がさらに生ずる。
な構造は、第1図の断面図に例示するように、GaAs
などの半絶縁性半導体基板11の表面にエピタキシャル
成長やイオン注入によって一様な厚さのn型動作層12
を形成したのち、この動作層の表面に金属を蒸着させる
方法等によりソース電極18、トレイン電極14及びシ
ョットキゲート電極15を形成しkものである。このよ
うな従来構造のショットキゲート電界効果トランジスタ
においては、ゲート・ソース間抵抗が大きいとこのトラ
ンジスタのマイクロ波特性、特に雑音特性が劣化するこ
とが知られている。マイクロ波特性を改良するにはゲー
ト・ソース間抵抗を下げることが必要であり、この目的
を達成するには動作層12のキャリア濃度を高めるか又
は動作層を厚くすることが必要であるが、いずれの方法
においてもピンチオフ電圧が過大になるという問題を生
ずる。また、キャリア濃度を高めた場合にはゲートの耐
圧が小さくなるという問題がさらに生ずる。
このような問題を解決するため、第2図に例示するよう
に、ピンチオフ電圧を支配するゲート直下の動作層12
’の厚みを所望値に保ったまま、ソース電極近傍の動作
層12″の厚みを大きくする構造が提案されている。こ
の構造は、まずソース電極18及びドレイン電極14直
下の厚みに相当する一様な厚みの動作層を形成したのち
、ゲート電極15の直下となるべき箇所12’のみをエ
ツチング等により薄くしたのち、各電極13.14及び
15を形成している。
に、ピンチオフ電圧を支配するゲート直下の動作層12
’の厚みを所望値に保ったまま、ソース電極近傍の動作
層12″の厚みを大きくする構造が提案されている。こ
の構造は、まずソース電極18及びドレイン電極14直
下の厚みに相当する一様な厚みの動作層を形成したのち
、ゲート電極15の直下となるべき箇所12’のみをエ
ツチング等により薄くしたのち、各電極13.14及び
15を形成している。
しかしながらこのような構造では、動作層表面が平担で
ないから電極形成のための微細なホトリソグラフィ等が
困難であるばかりでなく、動作層のエツチング制御に極
めて厳しい精度が要求されるために歩留りが低くなって
しまう欠点がある。
ないから電極形成のための微細なホトリソグラフィ等が
困難であるばかりでなく、動作層のエツチング制御に極
めて厳しい精度が要求されるために歩留りが低くなって
しまう欠点がある。
すなわち、ME S F ETの高周波特性を向上させ
るためには、ゲート長を極力小さくする必要があり、そ
のために素子製作上極めて微細な精密加工が要求される
。しかし、従来の製造方法においては、ゲート電極15
のパターンをレジストに形成する際に、そのゲートパタ
ーンの極く近傍にソース電極18およびドレイン電極1
4による段差が、動作領域12の段差に加えて存在する
ため、平担面におけるときよりもフォトレジストパター
ンの解像度が低下し、1μm程度の短いゲートパターン
を確実に形成することか困難であった。特にGaAs等
の化合物半導体では、ゲート電極5を形成する前にソー
ス電極8およびドレイン電極4の合金処理を行なって、
その接触抵抗の低下を図ることが一般に行なわれている
が、接触抵抗を充分小さくしようとして充分な高温で、
しかも長時間の合金処理を行なうとソース、ドレイン電
極金属の凝集がおこり、著しく大きな段差が生じ易く、
このこトモ、ゲート用フォトレジストパターンの解像度
を悪化させる原因になっている。
るためには、ゲート長を極力小さくする必要があり、そ
のために素子製作上極めて微細な精密加工が要求される
。しかし、従来の製造方法においては、ゲート電極15
のパターンをレジストに形成する際に、そのゲートパタ
ーンの極く近傍にソース電極18およびドレイン電極1
4による段差が、動作領域12の段差に加えて存在する
ため、平担面におけるときよりもフォトレジストパター
ンの解像度が低下し、1μm程度の短いゲートパターン
を確実に形成することか困難であった。特にGaAs等
の化合物半導体では、ゲート電極5を形成する前にソー
ス電極8およびドレイン電極4の合金処理を行なって、
その接触抵抗の低下を図ることが一般に行なわれている
が、接触抵抗を充分小さくしようとして充分な高温で、
しかも長時間の合金処理を行なうとソース、ドレイン電
極金属の凝集がおこり、著しく大きな段差が生じ易く、
このこトモ、ゲート用フォトレジストパターンの解像度
を悪化させる原因になっている。
また、ゲート電極5は既に形成されているソース電極8
とドレイン電極4の中間に±0.2μm 以下の位置精
度で形成する必要がある。さらにソース電極8とゲート
電極50間隔は、MESFET の電気的特性にあって
、ソースゲート間の寄生抵抗寄生容量に直接影響するの
で、両電極間の距離はできる限秒小さく、かつ高精度に
制御する必要があり、上述の位置精度は、この電極間距
離の点でも必要となる。しかしこの様な微細パターンを
高精度で形成することは、従来の技術では極めて困難で
あり、従って製造歩留りが著しく低いという問題点があ
った。
とドレイン電極4の中間に±0.2μm 以下の位置精
度で形成する必要がある。さらにソース電極8とゲート
電極50間隔は、MESFET の電気的特性にあって
、ソースゲート間の寄生抵抗寄生容量に直接影響するの
で、両電極間の距離はできる限秒小さく、かつ高精度に
制御する必要があり、上述の位置精度は、この電極間距
離の点でも必要となる。しかしこの様な微細パターンを
高精度で形成することは、従来の技術では極めて困難で
あり、従って製造歩留りが著しく低いという問題点があ
った。
本発明は上述した従来の問題点に鑑みてなされたもので
あり、その目的とするところは、マイクロ波特性及び歩
留りが良好なショットキゲート電界効果トランジスタを
提供することにある。
あり、その目的とするところは、マイクロ波特性及び歩
留りが良好なショットキゲート電界効果トランジスタを
提供することにある。
以下本発明の詳細を実施例によって説明する。
第8図は本発明の一実施例のショットキゲート電界効果
トランジスタの断面図であり、21はGaAsなとの半
絶縁性半導体基板、22はn型動作層、28はソース電
極、24はドレイン電極、25はショットキゲート電極
27は一対の絶縁性無機化合物の壁である。本発明の電
界効果トランジスタは第3図に例示するように、動作層
表面が平担でかつソース・ドレイン間の動作層92″の
厚さをゲート直下の動作層22′の厚さよりも大きくし
た構造でかつソース・ドレイン間の動作層22”とソー
ス電極28、ドレイン電極24、ゲート電極25とが同
一の絶縁材料からなるパターン27を基に形成されるい
わゆるセルフアライメント方法を用いることができるも
のである。このためソース電極28.ドレイン電極24
.ゲート電極25と第2の動作層部分22″の位置関係
が自動的に決定される。このことから本発゛明によれば
、製造工程が簡便になり歩留りが向上すると同時に微細
な加工が可能になる等の利点を有する。
トランジスタの断面図であり、21はGaAsなとの半
絶縁性半導体基板、22はn型動作層、28はソース電
極、24はドレイン電極、25はショットキゲート電極
27は一対の絶縁性無機化合物の壁である。本発明の電
界効果トランジスタは第3図に例示するように、動作層
表面が平担でかつソース・ドレイン間の動作層92″の
厚さをゲート直下の動作層22′の厚さよりも大きくし
た構造でかつソース・ドレイン間の動作層22”とソー
ス電極28、ドレイン電極24、ゲート電極25とが同
一の絶縁材料からなるパターン27を基に形成されるい
わゆるセルフアライメント方法を用いることができるも
のである。このためソース電極28.ドレイン電極24
.ゲート電極25と第2の動作層部分22″の位置関係
が自動的に決定される。このことから本発゛明によれば
、製造工程が簡便になり歩留りが向上すると同時に微細
な加工が可能になる等の利点を有する。
第4図は、第8図の電界効果トランジスタの製造方法の
一例を示す断面図である。
一例を示す断面図である。
まず第4回置に示すように、GaAsの半絶縁性基板2
1の表面に!851+のイオンを注入して一様な厚みの
動作層22′を形成する。この動作層の厚み及びキャリ
ア濃度は所望のピンチオフ電圧を実現する値に選択され
る。例えば、ピンチオフ電圧0.2vを実現するために
、キャリア濃度10”cm−”程度、厚み0.1μm程
度の動作層を形成する必要があり、イオン注入の条件と
して、注入エネルギ120KeV、注入量2XlO”ド
ーズ/cm”(ただし活性率を100%とする。)が選
択される。このような条件のもとに得られるキャリア濃
度分布の理論値を第5図の一点鎖線31で示す。
1の表面に!851+のイオンを注入して一様な厚みの
動作層22′を形成する。この動作層の厚み及びキャリ
ア濃度は所望のピンチオフ電圧を実現する値に選択され
る。例えば、ピンチオフ電圧0.2vを実現するために
、キャリア濃度10”cm−”程度、厚み0.1μm程
度の動作層を形成する必要があり、イオン注入の条件と
して、注入エネルギ120KeV、注入量2XlO”ド
ーズ/cm”(ただし活性率を100%とする。)が選
択される。このような条件のもとに得られるキャリア濃
度分布の理論値を第5図の一点鎖線31で示す。
第4図(B)に例示するように、一様な厚みの動作層2
2′を形成したのち、その上に金属材料からなるパター
ン26を形成する。このパターン26 をマスクとして
用いて2回目のイオン注入を行い、マスクされない箇所
に新たな動作層22″を形成する。2回目のイオン注入
の条件としては、1回目よりも深く注入するために注入
エネルギが1回目のものよりも大きく、かつ注入量は最
終ピークキャリア濃度が1回目のピークキャリア濃度に
比べて過大にならないような値に選択される。これはゲ
ートに印加される電圧によって絶縁破壊が生じないよう
にするためである。このような注入条件の一例として、
注入エネルギを400KeV、注入量を3.9XlO”
ドーズ/ c m ’の値に選択した場合のキャリア密
度分布の理論値を第5図の点線82で例示する。動作層
22内のマスクされない部分22″の濃度は1回目のイ
オン注入による濃度に2回目のイオン注入による濃度を
加算した値となり、その分布は第5図の実線88で例示
される。
2′を形成したのち、その上に金属材料からなるパター
ン26を形成する。このパターン26 をマスクとして
用いて2回目のイオン注入を行い、マスクされない箇所
に新たな動作層22″を形成する。2回目のイオン注入
の条件としては、1回目よりも深く注入するために注入
エネルギが1回目のものよりも大きく、かつ注入量は最
終ピークキャリア濃度が1回目のピークキャリア濃度に
比べて過大にならないような値に選択される。これはゲ
ートに印加される電圧によって絶縁破壊が生じないよう
にするためである。このような注入条件の一例として、
注入エネルギを400KeV、注入量を3.9XlO”
ドーズ/ c m ’の値に選択した場合のキャリア密
度分布の理論値を第5図の点線82で例示する。動作層
22内のマスクされない部分22″の濃度は1回目のイ
オン注入による濃度に2回目のイオン注入による濃度を
加算した値となり、その分布は第5図の実線88で例示
される。
第5図から明らかなように、ソース電極23近傍の動作
層22″内のキャリア総数はゲート電極25の直下の動
作層22′内のキャリア総数に比べて約3倍大きく、そ
のため、ゲート・ソース間抵抗は動作層22′が一様に
形成される場合に比べて約3分の1に低下する。一方、
動作層22″内の最大キャリア濃度は動作層22′内の
値に比べて約18%増加しただけであるから、これに伴
なうゲートの逆耐圧の増加およびゲートキャノぐシタン
スの増力11は極めてわずかな量にとどまる。
層22″内のキャリア総数はゲート電極25の直下の動
作層22′内のキャリア総数に比べて約3倍大きく、そ
のため、ゲート・ソース間抵抗は動作層22′が一様に
形成される場合に比べて約3分の1に低下する。一方、
動作層22″内の最大キャリア濃度は動作層22′内の
値に比べて約18%増加しただけであるから、これに伴
なうゲートの逆耐圧の増加およびゲートキャノぐシタン
スの増力11は極めてわずかな量にとどまる。
本実施例ではマスク用パターン26としてアルミニウム
を用いた。真空蒸着法で厚さ1.2μmのM膜を形成し
、その上に形成したレジストパターン28をマスクとし
てccl、ガスでプラズマエツチングすることにより第
4図(B)に示すノぐターン26を得た。
を用いた。真空蒸着法で厚さ1.2μmのM膜を形成し
、その上に形成したレジストパターン28をマスクとし
てccl、ガスでプラズマエツチングすることにより第
4図(B)に示すノぐターン26を得た。
次いで、第4図(C)に例示するように上記レジストパ
ターン28を残したまま陽極酸化によりノ;ターン26
の両側面に絶縁性化合物膜27を形成する。
ターン28を残したまま陽極酸化によりノ;ターン26
の両側面に絶縁性化合物膜27を形成する。
この後、第4図(ロ)に例示するように、レジストパタ
ーン28、マスク26を′除去する。例えば、それぞれ
ア七トン等の溶剤、リン酸で除去し一対の絶縁性化合物
膜の壁27を得る。この場合、半導体基板自身のマスク
26以外の表面も酸化されるが、GaAsの酸化物膜を
絶縁性化合物膜27に対して選択的に除去することは容
易である。
ーン28、マスク26を′除去する。例えば、それぞれ
ア七トン等の溶剤、リン酸で除去し一対の絶縁性化合物
膜の壁27を得る。この場合、半導体基板自身のマスク
26以外の表面も酸化されるが、GaAsの酸化物膜を
絶縁性化合物膜27に対して選択的に除去することは容
易である。
続いてアニールにより注入元素の活性化を行なった後、
オーミック金属を斜め2方向から真空蒸着し、合金処理
(例えば450℃−2分N2ガス中)を行なってソース
電極28、ドレイン電極24を形成する(第4図(E)
)。この時一対の壁27の間はオーミック金属が堆積さ
れない。
オーミック金属を斜め2方向から真空蒸着し、合金処理
(例えば450℃−2分N2ガス中)を行なってソース
電極28、ドレイン電極24を形成する(第4図(E)
)。この時一対の壁27の間はオーミック金属が堆積さ
れない。
最後にゲート電極25を真空蒸着法等で第4図(F)に
例示するように形成して製造プロセスを終了する。この
時各電極は絶縁性化合物膜27によって絶縁され、各電
極間の距離は壁の厚さによって自動的に規定される。
例示するように形成して製造プロセスを終了する。この
時各電極は絶縁性化合物膜27によって絶縁され、各電
極間の距離は壁の厚さによって自動的に規定される。
ここで第4図(6)の工程で第2の動作層22″をイオ
ン注入した後さらに表面近傍にのみ10”/an’ 程
度の高濃度層いわゆるn+層を形成することもできる。
ン注入した後さらに表面近傍にのみ10”/an’ 程
度の高濃度層いわゆるn+層を形成することもできる。
これはソース電極、ドロ4ン電極のオーミック特性を改
善するために有効な手段であることを付言する。
善するために有効な手段であることを付言する。
また、マスク用パターン26はイオン注入や熱拡散のマ
スクの役割を果たし、かつ表面絶縁化に1って高温プロ
セスに耐性を有する絶縁性化合物膜を形成できれば本発
明の要求を満にす。このため材料としてはMに何ら制限
されるものでなくTi、Mo、W 等も適用できる。さ
らに表面絶縁化についても陽極酸化法の他にもプラズマ
陽極酸化法、熱酸化法等の酸化 以上の実施例では半導体結晶としてGaAsを使用する
場合を例示したが、必要に応じて1nPその他の■−■
族化合物半導体やSi等任意の半導体を使用することが
できる。
スクの役割を果たし、かつ表面絶縁化に1って高温プロ
セスに耐性を有する絶縁性化合物膜を形成できれば本発
明の要求を満にす。このため材料としてはMに何ら制限
されるものでなくTi、Mo、W 等も適用できる。さ
らに表面絶縁化についても陽極酸化法の他にもプラズマ
陽極酸化法、熱酸化法等の酸化 以上の実施例では半導体結晶としてGaAsを使用する
場合を例示したが、必要に応じて1nPその他の■−■
族化合物半導体やSi等任意の半導体を使用することが
できる。
以上第8図に例示した構造の電界効果トランジスタをイ
オン注入法により製造する例を説明したが、これを熱拡
散法により製造することもできる。
オン注入法により製造する例を説明したが、これを熱拡
散法により製造することもできる。
すなわち、まず拡散定数の小さなドーパントを基板表面
に接触させて熱拡散を行なうことにより、第4図(4)
の動作層22′に相当する浅い拡散層を形成する。次に
マスク用パターン27を遮蔽物としてゲート直下の領域
以外の箇所に拡散定数の大きなドーパントを接触させて
熱拡散を行なうことにより、第4図(B)の動作層22
″に相当する浅い拡散層と深い拡散層から成る混成拡散
層を形成し、最後に電極28.24及び25を前記実施
例に準じて形成すればよい。あるいはまた、ゲート部分
には拡散定数の小さなドーパントを堆積し、一方ゲート
・ソース間には拡散定数の大きなドーパントを堆積させ
たのち、各領域の同時熱拡散を行わせることにより第3
図の構造を実現してもよい。
に接触させて熱拡散を行なうことにより、第4図(4)
の動作層22′に相当する浅い拡散層を形成する。次に
マスク用パターン27を遮蔽物としてゲート直下の領域
以外の箇所に拡散定数の大きなドーパントを接触させて
熱拡散を行なうことにより、第4図(B)の動作層22
″に相当する浅い拡散層と深い拡散層から成る混成拡散
層を形成し、最後に電極28.24及び25を前記実施
例に準じて形成すればよい。あるいはまた、ゲート部分
には拡散定数の小さなドーパントを堆積し、一方ゲート
・ソース間には拡散定数の大きなドーパントを堆積させ
たのち、各領域の同時熱拡散を行わせることにより第3
図の構造を実現してもよい。
第3図における動作層22′の長さが短いほど、ゲート
・ソース間の直列抵抗が小さくなって特性上有利となる
。ただしこの長さを短がくすることは、第4図に例示し
た製造方法においてマスク27・の長さを短かくするこ
とが困難である等の微細加工技術の限界によってのみ制
限されるだけである。
・ソース間の直列抵抗が小さくなって特性上有利となる
。ただしこの長さを短がくすることは、第4図に例示し
た製造方法においてマスク27・の長さを短かくするこ
とが困難である等の微細加工技術の限界によってのみ制
限されるだけである。
以上詳細に説明したように、本発明のショットキゲート
電界効果トランジスタはゲート・ソース間の動作層が厚
く、キャリア濃度は動作層全体にわたってほぼ一定であ
り、しかもゲート電極直下の動作層とゲート電極が同一
位置に形成され、同時にゲート電極と両側のオーミック
電極との距離が一対の絶縁性化合物膜の厚さによって決
定される構造であるから、高周波特性が良く、ゲート逆
耐圧が高くかつ歩留りの良好なショットキゲート電界効
果トランジスタを従来より、簡便な工程で実現すること
ができる。
電界効果トランジスタはゲート・ソース間の動作層が厚
く、キャリア濃度は動作層全体にわたってほぼ一定であ
り、しかもゲート電極直下の動作層とゲート電極が同一
位置に形成され、同時にゲート電極と両側のオーミック
電極との距離が一対の絶縁性化合物膜の厚さによって決
定される構造であるから、高周波特性が良く、ゲート逆
耐圧が高くかつ歩留りの良好なショットキゲート電界効
果トランジスタを従来より、簡便な工程で実現すること
ができる。
また本発明はイオン注入用マスクである金属自身の両側
面に絶縁性化合物、例えば、酸化物を高精度に形成する
ことを特徴とする。この時化合物層は母金属の初期表面
から両側へほぼ同じ厚さだけ成長するのが一般的である
ので、化合物層の厚さに等しいだけ、母金属のパターン
は自動的に短かくなり、結果的にショットキ電極の短ゲ
ート長化の効果がある。さらに実施例からも明らかな様
に、ソース・ゲート間の距離はこの化合物膜の厚さに等
しく、形成法の特質からl/10μm以下の高精度で制
御することが可能である。
面に絶縁性化合物、例えば、酸化物を高精度に形成する
ことを特徴とする。この時化合物層は母金属の初期表面
から両側へほぼ同じ厚さだけ成長するのが一般的である
ので、化合物層の厚さに等しいだけ、母金属のパターン
は自動的に短かくなり、結果的にショットキ電極の短ゲ
ート長化の効果がある。さらに実施例からも明らかな様
に、ソース・ゲート間の距離はこの化合物膜の厚さに等
しく、形成法の特質からl/10μm以下の高精度で制
御することが可能である。
第1図、第2図は従来例の断面図、第3図は本発明の一
実施例の断面図、第4図(3)〜(F)は第3図の電界
効果トランジスタの製造方法の一例を示す断面図、第5
図は第3図の電界効果トランジスタの動作層内のキャリ
ア濃度分布図である。 21・・・半絶縁性半導体基板、22 ・・動作層、2
2′・・動作層の第1の部分、22″・・・動作層の第
2の部分、23・・・ソース電極、24・・・ドレイン
電極、25・・・ケ−)電4ffi、28・・・マスク
用/’ター:’% 2B・・・レジストパターン、2
7・・・絶縁性無機化合物膜、。 代理人弁理士 上 代 哲 1゛ 71図 72図 73図
実施例の断面図、第4図(3)〜(F)は第3図の電界
効果トランジスタの製造方法の一例を示す断面図、第5
図は第3図の電界効果トランジスタの動作層内のキャリ
ア濃度分布図である。 21・・・半絶縁性半導体基板、22 ・・動作層、2
2′・・動作層の第1の部分、22″・・・動作層の第
2の部分、23・・・ソース電極、24・・・ドレイン
電極、25・・・ケ−)電4ffi、28・・・マスク
用/’ター:’% 2B・・・レジストパターン、2
7・・・絶縁性無機化合物膜、。 代理人弁理士 上 代 哲 1゛ 71図 72図 73図
Claims (1)
- (1)半絶縁性半導体基板、該半導体基板の表面に形成
された動作層ならびに該動作層上に形成されたソース電
極、ショットキゲート電極及びドレイン電極を備えたシ
ョットキゲート電界効果トランジスタにおいて、前記動
作層が所定のピンチオフ電圧を与えるような厚みを有し
て前記ゲート電極直下に形成されている第1の部分と、
該第1の部分内の不純物濃度と略々等しい不純物濃度及
び該第1の部分の厚みよりも大きな厚みを有する第2の
部分とから構成されており、かつ第1の部分上に形成さ
れた絶縁性無機化合物からなる互いに近接しかつ一方向
に伸びた一対の壁とその壁の間に形成されたショットキ
電極およびその壁の両側に形成された2つのオーミック
電極からなることを特徴とするショットキゲート電界効
果トランジス
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17819481A JPS5879769A (ja) | 1981-11-05 | 1981-11-05 | シヨツトキゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17819481A JPS5879769A (ja) | 1981-11-05 | 1981-11-05 | シヨツトキゲ−ト電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5879769A true JPS5879769A (ja) | 1983-05-13 |
Family
ID=16044229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17819481A Pending JPS5879769A (ja) | 1981-11-05 | 1981-11-05 | シヨツトキゲ−ト電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5879769A (ja) |
-
1981
- 1981-11-05 JP JP17819481A patent/JPS5879769A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2599381B2 (ja) | Fetデバイスの製造方法 | |
US3764396A (en) | Transistors and production thereof | |
US4377899A (en) | Method of manufacturing Schottky field-effect transistors utilizing shadow masking | |
US3994758A (en) | Method of manufacturing a semiconductor device having closely spaced electrodes by perpendicular projection | |
US4601095A (en) | Process for fabricating a Schottky-barrier gate field effect transistor | |
JPS5860574A (ja) | 電界効果トランジスタの製造方法 | |
JPS5834980A (ja) | シヨツトキゲ−ト電界効果トランジスタ | |
EP0057605B1 (en) | A schottky-barrier gate field effect transistor and a process for the production of the same | |
JPS5879769A (ja) | シヨツトキゲ−ト電界効果トランジスタ | |
JPH035658B2 (ja) | ||
JPS58123778A (ja) | シヨツトキゲ−ト電界効果トランジスタとその製造方法 | |
JPH0359578B2 (ja) | ||
JPS5879770A (ja) | シヨツトキゲ−ト電界効果トランジスタ | |
US4694563A (en) | Process for making Schottky-barrier gate FET | |
JPS60144980A (ja) | 半導体装置 | |
JPH032340B2 (ja) | ||
JPS5880873A (ja) | シヨツトキゲ−ト型電界トランジスタおよびその製造方法 | |
JPS58123777A (ja) | シヨツトキゲ−ト電界効果トランジスタとその製造方法 | |
JPH024137B2 (ja) | ||
JPS6323366A (ja) | 電界効果トランジスタの製造方法 | |
JPS6155967A (ja) | 電界効果トランジスタの製造方法 | |
JPS62115782A (ja) | 半導体装置の製造方法 | |
JPS62171163A (ja) | ショットキゲート型電界効果トランジスタ | |
JPH032339B2 (ja) | ||
JPS6190470A (ja) | 化合物半導体装置の製造方法 |