JPH032339B2 - - Google Patents
Info
- Publication number
- JPH032339B2 JPH032339B2 JP56172503A JP17250381A JPH032339B2 JP H032339 B2 JPH032339 B2 JP H032339B2 JP 56172503 A JP56172503 A JP 56172503A JP 17250381 A JP17250381 A JP 17250381A JP H032339 B2 JPH032339 B2 JP H032339B2
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- gate electrode
- gate
- electrode
- ions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 230000000415 inactivating effect Effects 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 238000002161 passivation Methods 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 2
- -1 oxygen ions Chemical class 0.000 claims 2
- 229910001430 chromium ion Inorganic materials 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 11
- 230000002779 inactivation Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 238000005275 alloying Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Description
【発明の詳細な説明】
本発明はマイクロ波特性が良好でしかも製造が
容易なシヨツトキゲート電界効果トランジスタに
関するものである。
容易なシヨツトキゲート電界効果トランジスタに
関するものである。
本発明は、材料については何ら制限されるもの
ではなく、Siなどの単元素半導体あるいは化合物
半導体など広く一般の半導体材料に適用できるも
のであるが、以下半導体材料として動作速度の大
きい利点をもつ化合物半導体のうちGaAsを例に
とつて説明を行う。
ではなく、Siなどの単元素半導体あるいは化合物
半導体など広く一般の半導体材料に適用できるも
のであるが、以下半導体材料として動作速度の大
きい利点をもつ化合物半導体のうちGaAsを例に
とつて説明を行う。
従来のシヨツトキゲート電界効果トランジスタ
の一般的な構造は、第１図の断面図に例示するよ
うに、GaAsなどの半絶縁性半導体基板１１の表
面にエピタキシヤル成長やイオン注入によつて一
様な厚さのｎ型動作層１２を形成したのち、この
動作層の表面に金属を蒸着させる方法等によりソ
ース電極１３、トレイン電極１４及びシヨツトキ
ゲート電極１５を形成したものである。このよう
な従来構造のシヨツトキゲート電界効果トランジ
スタにおいては、ゲート・ソース間抵抗が大きい
とこのトランジスタのマイクロ波特性、特に雑音
特性が劣化することが知られている。マイクロ波
特性を改良するにはゲート・ソース間抵抗を下げ
ることが必要であり、この目的を達成するには動
作層１２のキヤリア濃度を高めるか又は動作層を
厚くすることが必要であるが、いずれの方法にお
いてもピンチオフ電圧が過大になるという問題を
生ずる。また、キヤリア濃度を高めた場合にはゲ
ートの耐圧が小さくなるという問題がさらに生ず
る。
の一般的な構造は、第１図の断面図に例示するよ
うに、GaAsなどの半絶縁性半導体基板１１の表
面にエピタキシヤル成長やイオン注入によつて一
様な厚さのｎ型動作層１２を形成したのち、この
動作層の表面に金属を蒸着させる方法等によりソ
ース電極１３、トレイン電極１４及びシヨツトキ
ゲート電極１５を形成したものである。このよう
な従来構造のシヨツトキゲート電界効果トランジ
スタにおいては、ゲート・ソース間抵抗が大きい
とこのトランジスタのマイクロ波特性、特に雑音
特性が劣化することが知られている。マイクロ波
特性を改良するにはゲート・ソース間抵抗を下げ
ることが必要であり、この目的を達成するには動
作層１２のキヤリア濃度を高めるか又は動作層を
厚くすることが必要であるが、いずれの方法にお
いてもピンチオフ電圧が過大になるという問題を
生ずる。また、キヤリア濃度を高めた場合にはゲ
ートの耐圧が小さくなるという問題がさらに生ず
る。
このような問題を解決するため、第２図に例示
するように、ピンチオフ電圧を支配するゲート直
下の動作層１２′の厚みを所望値に保つたまま、
ソース電極近傍の動作層１２″の厚みを大きくす
る構造が提案されている。この構造は、まずソー
ス電極１３及びトレイン電極１４直下の厚みに相
当する一様な厚みの動作層を形成したのち、ゲー
ト電極１５の直下となるべき箇所１２′のみをエ
ツチング等により薄くしたのち、各電極１３，１
４及び１５を形成している。
するように、ピンチオフ電圧を支配するゲート直
下の動作層１２′の厚みを所望値に保つたまま、
ソース電極近傍の動作層１２″の厚みを大きくす
る構造が提案されている。この構造は、まずソー
ス電極１３及びトレイン電極１４直下の厚みに相
当する一様な厚みの動作層を形成したのち、ゲー
ト電極１５の直下となるべき箇所１２′のみをエ
ツチング等により薄くしたのち、各電極１３，１
４及び１５を形成している。
しかしながらこのような構造では、動作層表面
が平坦でないから電極形成のための微細なホトリ
ソグラフイ等が困難であるばかりでなく、動作層
のエツチング制御に極めて厳しい精度が要求され
るために歩留りが低くなつてしまう欠点がある。
が平坦でないから電極形成のための微細なホトリ
ソグラフイ等が困難であるばかりでなく、動作層
のエツチング制御に極めて厳しい精度が要求され
るために歩留りが低くなつてしまう欠点がある。
すなわち、MESFETの高周波特性を向上させ
るためには、ゲート長を極力小さくする必要があ
りそのために素子製作上極めて微細な精密加工が
要求される。しかし、従来の製造方法において
は、ゲート電極１５のパターンをレジストに形成
する際に、そのゲートパターンの極く近傍にソー
ス電極１３およびドレイン電極１４による段差
が、動作領域１２の段差に加えて存在するため、
平坦面におけるときよりもフオトレジストパター
ンの解像度が低下し、1μｍ程度の短いゲートパ
ターンを確実に形成することが困難であつた。特
にGaAs等の化合物半導体では、ゲート電極５を
形成する前にソース電極３およびドレイン電極４
の合金処理を行なつて、その接触抵抗の低下を図
ることが一般に行なわれているが、接触抵抗を充
分小さくしようとして充分な高温で、しかも長時
間の合金処理を行なうとソース、ドレイン電極金
属の凝集がおこり、著しく大きな段差が生じ易
く、このことも、ゲート用フオトレジストパター
ンの解像度を悪化させる原因になつている。
るためには、ゲート長を極力小さくする必要があ
りそのために素子製作上極めて微細な精密加工が
要求される。しかし、従来の製造方法において
は、ゲート電極１５のパターンをレジストに形成
する際に、そのゲートパターンの極く近傍にソー
ス電極１３およびドレイン電極１４による段差
が、動作領域１２の段差に加えて存在するため、
平坦面におけるときよりもフオトレジストパター
ンの解像度が低下し、1μｍ程度の短いゲートパ
ターンを確実に形成することが困難であつた。特
にGaAs等の化合物半導体では、ゲート電極５を
形成する前にソース電極３およびドレイン電極４
の合金処理を行なつて、その接触抵抗の低下を図
ることが一般に行なわれているが、接触抵抗を充
分小さくしようとして充分な高温で、しかも長時
間の合金処理を行なうとソース、ドレイン電極金
属の凝集がおこり、著しく大きな段差が生じ易
く、このことも、ゲート用フオトレジストパター
ンの解像度を悪化させる原因になつている。
また、ゲート電極５は既に形成されているソー
ス電極３とドレイン電極４の中間に±0.2μｍ以下
の位置精度で形成する必要がある。さらにソース
電極３とゲート電極５の間隔は、MESFETの電
気的特性にあつて、ソースゲート間の寄生抵抗、
寄生容量に直接影響するので、両電極間の距離は
できる限り小さく、かつ高精度に制御する必要が
あり、上述の位置精度は、この電極間距離の点で
も必要とする。しかしこの様な微細パターンを高
精度で形成することは、従来の技術では極めて困
難であり、従つて製造歩留りが著しく低いという
問題点があつた。
ス電極３とドレイン電極４の中間に±0.2μｍ以下
の位置精度で形成する必要がある。さらにソース
電極３とゲート電極５の間隔は、MESFETの電
気的特性にあつて、ソースゲート間の寄生抵抗、
寄生容量に直接影響するので、両電極間の距離は
できる限り小さく、かつ高精度に制御する必要が
あり、上述の位置精度は、この電極間距離の点で
も必要とする。しかしこの様な微細パターンを高
精度で形成することは、従来の技術では極めて困
難であり、従つて製造歩留りが著しく低いという
問題点があつた。
本発明は上述した従来の問題点に鑑みてなされ
たものであり、その目的とするところは、マイク
ロ波特性が良好なシヨツトキゲート電界効果トラ
ンジスタと、これを歩留りよく作製し得る製造方
法とを提供することにある。
たものであり、その目的とするところは、マイク
ロ波特性が良好なシヨツトキゲート電界効果トラ
ンジスタと、これを歩留りよく作製し得る製造方
法とを提供することにある。
そこで本発明は、ゲート電極直下の動作層の下
側部分に、不活性化イオンを注入して不活性化領
域を形成している。このため、ゲート電極直下の
動作層部分、すなわち第１の部分が実質的に薄く
なつているので、動作層表面を平坦に保つたまま
マイクロ波特性を向上させることが可能となつて
いる。また、このような電界効果トランジスタ
は、後述のような製造方法で歩留りよく簡単に作
製され得る。
側部分に、不活性化イオンを注入して不活性化領
域を形成している。このため、ゲート電極直下の
動作層部分、すなわち第１の部分が実質的に薄く
なつているので、動作層表面を平坦に保つたまま
マイクロ波特性を向上させることが可能となつて
いる。また、このような電界効果トランジスタ
は、後述のような製造方法で歩留りよく簡単に作
製され得る。
以下本発明の詳細を実施例によつて説明する。
第３図は本発明の一実施例のシヨツトキゲート
電界効果トランジスタの断面図であり、２１は
GaAsなどの半絶縁性半導体基板、２２はｎ型動
作層、２３はソース電極、２４はドレイン電極、
２５はシヨツトキゲート電極、２６はイオン注入
により不活性化（絶縁化）されたｎ型動作層であ
る。本発明の電界効果トランジスタの構造のもの
は第３図に例示するように、動作層表面が平坦で
かつソース・ドレイン間の動作層２２″の厚さを
ゲート直下の動作層２２′の厚さよりも大きくし
た構造でかつゲート直下の動作層２２′とゲート
電極２５とが同一の絶縁材料からなるパターンを
基に形成されるいわゆるセルフアライメント方法
により作成される。このためゲート電極２５と第
２の動作層部分２２″の位置関係が自動的に決定
される。このことから本発明によれば、製造工程
が簡便になり夫留りが向上すると同時に微細な加
工が可能になる等の利点を有する。
電界効果トランジスタの断面図であり、２１は
GaAsなどの半絶縁性半導体基板、２２はｎ型動
作層、２３はソース電極、２４はドレイン電極、
２５はシヨツトキゲート電極、２６はイオン注入
により不活性化（絶縁化）されたｎ型動作層であ
る。本発明の電界効果トランジスタの構造のもの
は第３図に例示するように、動作層表面が平坦で
かつソース・ドレイン間の動作層２２″の厚さを
ゲート直下の動作層２２′の厚さよりも大きくし
た構造でかつゲート直下の動作層２２′とゲート
電極２５とが同一の絶縁材料からなるパターンを
基に形成されるいわゆるセルフアライメント方法
により作成される。このためゲート電極２５と第
２の動作層部分２２″の位置関係が自動的に決定
される。このことから本発明によれば、製造工程
が簡便になり夫留りが向上すると同時に微細な加
工が可能になる等の利点を有する。
第４図は、第３図の電界効果トランジスタの製
造方法の一例を示すための断面図である。
造方法の一例を示すための断面図である。
まず第４図Ａに示すようにGaAsの半絶縁性基
板２１の表面に気相又は液相成長またはSi+等の
イオンの注入により、一様な厚みに動作層２２を
形成する。この動作層の厚み及びキヤリア濃度は
ゲート直下を除く部分に延びた空乏層がゲート・
ソース間抵抗を増大させない値に選択される。
板２１の表面に気相又は液相成長またはSi+等の
イオンの注入により、一様な厚みに動作層２２を
形成する。この動作層の厚み及びキヤリア濃度は
ゲート直下を除く部分に延びた空乏層がゲート・
ソース間抵抗を増大させない値に選択される。
次いで、イオン注入により動作層を形成した場
合はアニールにより注入元素の活性化を行ない、
動作層２２上の所定位置にソース電極２３、ドレ
イン電極２４を形成する（第４図Ｂ）。
合はアニールにより注入元素の活性化を行ない、
動作層２２上の所定位置にソース電極２３、ドレ
イン電極２４を形成する（第４図Ｂ）。
次にゲート電極２５及び不活性化領域２６を動
作する為のマスク用パターン２７を形成する（第
４図Ｃ）。
作する為のマスク用パターン２７を形成する（第
４図Ｃ）。
一実施例として、マスク用パターン２７として
フオトレジストを用いた。
フオトレジストを用いた。
次にこのパターン２７をマスクとして用いた不
活性化イオン注入を行い、マスクされない箇所に
不活性化された動作層２６を形成する（第４図
Ｄ）。なお、注入するイオンとしては、動作層を
不活性化できるイオンであり、ゲート電極２５を
形成後もその不活性化機能を失わなければ本発明
の目的を満たす。
活性化イオン注入を行い、マスクされない箇所に
不活性化された動作層２６を形成する（第４図
Ｄ）。なお、注入するイオンとしては、動作層を
不活性化できるイオンであり、ゲート電極２５を
形成後もその不活性化機能を失わなければ本発明
の目的を満たす。
一実施例として不活性化イオンとして酸素を使
用した。
用した。
シート抵抗150Ω／口の動作層がO+イオン注入
により高抵抗化する状況を第５図に示す。
により高抵抗化する状況を第５図に示す。
不活性化イオンとしては酸素以外にクロムある
いはボロンを用いることも可能である。
いはボロンを用いることも可能である。
これらの不活性化イオン注入により、動作層２
２′の実効的厚さを薄くするかあるいはキヤリア
濃度を小さくすることにより、ピンチオフ電圧を
所望値とすることができる。
２′の実効的厚さを薄くするかあるいはキヤリア
濃度を小さくすることにより、ピンチオフ電圧を
所望値とすることができる。
しかる後、ゲート電極用金属２５を蒸着し（第
４図Ｅ）その後マスク用パターン２７を除去する
方法、すなわちリフトオフ法により、第４図に示
すごとくゲート電極２５を形成する。
４図Ｅ）その後マスク用パターン２７を除去する
方法、すなわちリフトオフ法により、第４図に示
すごとくゲート電極２５を形成する。
ここでマスク用パターン２７はイオン注入のマ
スクの役割も果たし、かつゲート電極を選択的に
除去し得る材料であればよい。このための材料と
してはフオトレジストに何ら限定されるものでな
く半導体と不必要な反応を生じない材料であれば
良く、有機樹脂膜又は酸化シリコン、酸化アルミ
ニウム若しくは窒化アルミニウム等の無機化合物
でも可能である。
スクの役割も果たし、かつゲート電極を選択的に
除去し得る材料であればよい。このための材料と
してはフオトレジストに何ら限定されるものでな
く半導体と不必要な反応を生じない材料であれば
良く、有機樹脂膜又は酸化シリコン、酸化アルミ
ニウム若しくは窒化アルミニウム等の無機化合物
でも可能である。
次に本発明のシヨツトキ電界効果トランジスタ
及びその製造方法による優れた効果を説明する。
及びその製造方法による優れた効果を説明する。
第３図における動作層２２′の長さが短いほど、
ゲート・ソース間の直列抵抗が小さくなつて特性
上有利となる。ただしこの長さを短かくすること
は、第４図に例示した製造方法においてマスク２
７の長さを短かくすることが困難である等の微細
加工技術の限界によつてのみ制限されるだけであ
る。
ゲート・ソース間の直列抵抗が小さくなつて特性
上有利となる。ただしこの長さを短かくすること
は、第４図に例示した製造方法においてマスク２
７の長さを短かくすることが困難である等の微細
加工技術の限界によつてのみ制限されるだけであ
る。
次に、動作層２２′の長さとゲート電極２５の
長さの関係を説明すれば、動作層２２′が比較的
厚いノーマリオン型においては、動作層２２′の
長さがゲート電極２５の長さより多少長くても実
用上十分な特性が得られる。これは、動作層２
２′が比較的厚いため表面から素子内部に拡がつ
ている空乏層の厚みが動作層２２′の全厚みを占
めず、従つて動作層２２′のゲート直下を除く部
分がゲート・ソース間抵抗を極端に増大させるよ
うな問題を生じないからである。これに対して、
表面からの空乏層厚みが動作層２２′の層厚みの
全体を占めるようなノーマリオフ型においては第
３図※に例示するように動作層２２′の長さが電
極２５の長さよりも大であれば、動作層２２′の
ゲート直下を除く部分において空乏層が厚み方向
一杯に形成され、この結果ゲート・ソース間抵抗
が著じるしく大となり極端な場合電流が完全に阻
止されるという問題が生ずる。従つてノーマリオ
フ型においては、ゲート電極２５の長さが動作層
２２′よりも大きくなければならない。しかしな
がらゲート電極２５と、動作層２２″との重なり
部分、すなわちゲート電極２５において、動作層
２２′よりも長さが過大となる部分は、単に静電
容量を増大するのみで有効な作用をしないので、
この過大部分を可能な限り短くすることが、素子
の動作速度を速くする上で有効である。
長さの関係を説明すれば、動作層２２′が比較的
厚いノーマリオン型においては、動作層２２′の
長さがゲート電極２５の長さより多少長くても実
用上十分な特性が得られる。これは、動作層２
２′が比較的厚いため表面から素子内部に拡がつ
ている空乏層の厚みが動作層２２′の全厚みを占
めず、従つて動作層２２′のゲート直下を除く部
分がゲート・ソース間抵抗を極端に増大させるよ
うな問題を生じないからである。これに対して、
表面からの空乏層厚みが動作層２２′の層厚みの
全体を占めるようなノーマリオフ型においては第
３図※に例示するように動作層２２′の長さが電
極２５の長さよりも大であれば、動作層２２′の
ゲート直下を除く部分において空乏層が厚み方向
一杯に形成され、この結果ゲート・ソース間抵抗
が著じるしく大となり極端な場合電流が完全に阻
止されるという問題が生ずる。従つてノーマリオ
フ型においては、ゲート電極２５の長さが動作層
２２′よりも大きくなければならない。しかしな
がらゲート電極２５と、動作層２２″との重なり
部分、すなわちゲート電極２５において、動作層
２２′よりも長さが過大となる部分は、単に静電
容量を増大するのみで有効な作用をしないので、
この過大部分を可能な限り短くすることが、素子
の動作速度を速くする上で有効である。
すなわち、理想的には、第３図に例示するよう
に、ゲート電極２５の長さと動作層２２′の長さ
を等しく形成することが特にノーマリオフ型にお
いては有効な手段である。本発明においては絶縁
膜２７を用いてセルフアラインにより２２′の長
さと、ゲート電極２５の長さが等しく、かつ同一
位置に形成されるため、ノーマリオフ型の特性が
著しく向上するものである。
に、ゲート電極２５の長さと動作層２２′の長さ
を等しく形成することが特にノーマリオフ型にお
いては有効な手段である。本発明においては絶縁
膜２７を用いてセルフアラインにより２２′の長
さと、ゲート電極２５の長さが等しく、かつ同一
位置に形成されるため、ノーマリオフ型の特性が
著しく向上するものである。
以上の実施例では半導体結晶としてGaAsを使
用する場合を示したが、必要に応じてInPその他
の−族化合物半導体やSi等任意の半導体を使
用することができる。
用する場合を示したが、必要に応じてInPその他
の−族化合物半導体やSi等任意の半導体を使
用することができる。
以上詳細に説明したように、本発明のシヨツト
キゲート電界効果トランジスタはゲート・ソース
間の動作層が厚く、キヤリア濃度は動作層全体に
わたつてほぼ一定であり、しかもゲート電極直下
の動作層とゲート電極が同一位置に形成される構
造であるから、高周波特性が良く、ゲート逆耐圧
が高くかつ歩留りの良好なシヨツトキゲート電界
効果トランジスタを従来より簡便な工程で実現す
ることができる。
キゲート電界効果トランジスタはゲート・ソース
間の動作層が厚く、キヤリア濃度は動作層全体に
わたつてほぼ一定であり、しかもゲート電極直下
の動作層とゲート電極が同一位置に形成される構
造であるから、高周波特性が良く、ゲート逆耐圧
が高くかつ歩留りの良好なシヨツトキゲート電界
効果トランジスタを従来より簡便な工程で実現す
ることができる。
第１図、第２図は従来例の断面図、第３図は本
発明の一実施例の断面図、第４図Ａ〜Ｆは第３図
の電界効果トランジスタの製造方法の一例を示す
断面図、第５図はシート抵抗の不活性化イオンの
注入量依存性を示す図である。 ２１……半絶縁性半導体基板、２２……動作
層、２２′……動作層の第１の部分、２２″……動
作層の第２の部分、２３……ソース電極、２４…
…ドレイン電極、２５……ゲート電極、２６……
不活性化領域、２７……マスク用パターン。
発明の一実施例の断面図、第４図Ａ〜Ｆは第３図
の電界効果トランジスタの製造方法の一例を示す
断面図、第５図はシート抵抗の不活性化イオンの
注入量依存性を示す図である。 ２１……半絶縁性半導体基板、２２……動作
層、２２′……動作層の第１の部分、２２″……動
作層の第２の部分、２３……ソース電極、２４…
…ドレイン電極、２５……ゲート電極、２６……
不活性化領域、２７……マスク用パターン。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性の基板と、該基板の表面に所定のピ
ンチオフ電圧を与えるような厚み及びキヤリア分
布を有して形成された動作層と、該動作層上に形
成されたソース電極、シヨツトキゲート電極及び
ドレイン電極とを備え、 前記動作層が、前記ゲート電極の直下の該動作
層の下側部分に不活性化イオンが注入されて不活
性化領域が形成されている第１の部分と、該第１
の部分のうち該動作層の該不活性化領域以外の部
分より大きな厚みを有する第２の部分とから構成
されており、前記ゲート電極が前記第１の部分と
略同等の長さで形成されていることを特徴とする
シヨツトキゲート電界効果トランジスタ。 ２ 半絶縁性の基板上に一様な厚みの動作層を形
成し、該動作層の表面上にソース電極及びドレイ
ン電極を形成し、ゲート電極を形成すべき領域に
マスク用パターンを形成し、次いで不活性化イオ
ンの注入により不活性化された動作層の領域を形
成し、ゲート電極用金属を被着した後、前記マス
ク用パターンを除去することによりゲート電極を
形成することを特徴とするシヨツトキゲート電界
効果トランジスタの製造方法。 ３ 前記動作層はGaAs中にシリコンをドーピン
グして形成され、前記不活性化イオンは酸素イオ
ン、クロムイオンもしくはボロンイオンであるこ
とを特徴とする特許請求の範囲第２項記載のシヨ
ツトキゲート電界効果トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17250381A JPS5873165A (ja) | 1981-10-27 | 1981-10-27 | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
| DE8282300499T DE3273695D1 (en) | 1981-01-29 | 1982-01-29 | A schottky-barrier gate field effect transistor and a process for the production of the same |
| EP82300499A EP0057605B1 (en) | 1981-01-29 | 1982-01-29 | A schottky-barrier gate field effect transistor and a process for the production of the same |
| US06/361,070 US4601095A (en) | 1981-10-27 | 1982-03-23 | Process for fabricating a Schottky-barrier gate field effect transistor |
| CA000401059A CA1184320A (en) | 1981-10-27 | 1982-04-15 | Schottky-barrier gate field effect transistor and a process for the production of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17250381A JPS5873165A (ja) | 1981-10-27 | 1981-10-27 | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873165A JPS5873165A (ja) | 1983-05-02 |
| JPH032339B2 true JPH032339B2 (ja) | 1991-01-14 |
Family
ID=15943172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17250381A Granted JPS5873165A (ja) | 1981-01-29 | 1981-10-27 | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873165A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199667A (ja) * | 1985-02-28 | 1986-09-04 | Oki Electric Ind Co Ltd | ＧａＡｓ電界効果トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135977A (en) * | 1980-03-03 | 1981-10-23 | Raytheon Co | Field effect device and method of producing same |
-
1981
- 1981-10-27 JP JP17250381A patent/JPS5873165A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135977A (en) * | 1980-03-03 | 1981-10-23 | Raytheon Co | Field effect device and method of producing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5873165A (ja) | 1983-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4173063A (en) | Fabrication of a semiconductor component element having a Schottky contact and little series resistance utilizing special masking in combination with ion implantation | |
| JPH02148738A (ja) | 電界効果トランジスタの製造方法 | |
| US4377899A (en) | Method of manufacturing Schottky field-effect transistors utilizing shadow masking | |
| US4601095A (en) | Process for fabricating a Schottky-barrier gate field effect transistor | |
| JPH032339B2 (ja) | ||
| JPS58123779A (ja) | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 | |
| JPS5834980A (ja) | シヨツトキゲ−ト電界効果トランジスタ | |
| JPS58123778A (ja) | シヨツトキゲ−ト電界効果トランジスタとその製造方法 | |
| JPS592385B2 (ja) | メサ型非活性Ｖゲ−トＧａＡｓ電界効果トランジスタとその製造方法 | |
| JPS5879770A (ja) | シヨツトキゲ−ト電界効果トランジスタ | |
| JPS58123777A (ja) | シヨツトキゲ−ト電界効果トランジスタとその製造方法 | |
| JPS60144980A (ja) | 半導体装置 | |
| JPS6144473A (ja) | 半導体装置の製造方法 | |
| US4694563A (en) | Process for making Schottky-barrier gate FET | |
| JP2893776B2 (ja) | 半導体装置の製造方法 | |
| JPH0434822B2 (ja) | ||
| JPH0354462B2 (ja) | ||
| JPH032340B2 (ja) | ||
| JPH0359578B2 (ja) | ||
| JPS5880873A (ja) | シヨツトキゲ−ト型電界トランジスタおよびその製造方法 | |
| JPH01189176A (ja) | 電界効果トランジスタ | |
| JPS5879771A (ja) | 半導体装置およびその製造方法 | |
| JPH024137B2 (ja) | ||
| JPS6329420B2 (ja) | ||
| JPS6336151B2 (ja) |