JPH0354462B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロ波特性が良好でしかも製造が
容易なシヨツトキゲート電界効果トランジスタに
関するものである。

本発明は、材料については何ら制限されるもの
ではなく、Siなどの単元素半導体あるいは化合物
半導体など広く一般の半導体材料に適用できるも
のであるが、以下半導体材料として動作速度の大
きい利点をもつ化合物半導体のうちGaAsを例に
とつて説明を行う。

従来のシヨツトキゲート電界効果トランジスタ
の一般的な構造は、第１図の断面図に例示するよ
うに、GaAsなどの半絶縁性半導体基板１１の表
面にエピタキシヤル成長やイオン注入によつて一
様な厚さのｎ型動作層１２を形成したのち、この
動作層の表面に金属を蒸着させる方法等によりソ
ース電極１３、ドレイン電極１４及びシヨツトキ
ゲート電極１５を形成したものである。このよう
な従来構造のシヨツトキゲート電界効果トランジ
スタにおいては、ケード・ソース間抵抗が大きい
ために、トランジスタのマイクロ波特性、特に雑
音特性の良好なものが得にくいこと知られてい
る。また高速スイツチング動作においても劣る。
マイクロ波特性を改良するにはゲート・ソース間
抵抗を下げることが必要であり、この目的を達成
するため、第２図に例示するように、ピンチオフ
電圧を支配するゲート直下の動作層１２′の厚み
を所望値に保つたまま、ソース電極近傍の動作層
１２″の厚みを大きくする構造が提案されている。
この構造は、まずソース電極１３及びドレイン電
極１４直下の厚みに相当する一様な厚み動作層を
形成したのち、ゲート電極１５の直下となるべき
箇所１２′のみをエツチング等により薄くしたの
ち、各電極１３，１４及び１５を形成している。

しかしながらこのような構造では、動作層表面
が平坦でないから電極形成のための微細なホトリ
ソグラフイ等が困難であるばかりでなく、動作層
のエツチング制御に極めて厳しい精度が要求され
るために歩留りが低くなつてしまう欠点がある。

また、MESFETの高周波特性を向上させるた
めには、ゲート長を極力小さくする必要があり、
そのために素子製作上極めて微細な精密加工が要
求される。しかし、第２図のような構造のものの
従来の製造方法においては、ゲート電極１５のパ
ターンをレジストに形成する際に、そのゲートパ
ターンの極く近傍にソース電極１３およびドレイ
ン電極１４による段差が、動作領域１２の段差に
加えて存在するため、平坦面におけるときよりも
フオトレジストパターンの解像度が低下し、1μ
ｍ程度の短いゲートパターンを確実に形成するこ
とが困難であつた。特にGaAs等の化合物半導体
では、ゲート電極１５を形成する前にソース電極
１３およびドレイン電極１４の合金処理を行なつ
て、その接触抵抗の低下を図ることが一般に行な
われているが、接触抵抗を充分小さくしようとし
て充分な高温で、しかも長時間の合金処理を行な
うとソース、ドレイン電極金属の凝集がおこり、
著しく大きな段差が生じ易く、このこともゲート
用フオトレジストパターンの解像度を悪化させる
原因になつている。

また、ゲート電極５は既に形成されているソー
ス電極１３とドレイン１４の中間に±0.2μｍ以下
の位置精度で形成する必要がある。さらにソース
電極３とゲート電極１５の間隔は、MESFETの
電気的特性にあつて、ソース・ゲート間の寄生抵
抗、寄生容量に直接影響するので、両電極間の距
離はできる限り小さく、かつ高精度に制御する必
要があり、上述の位置精度はこの電極間距離の点
でも必要となる。しかしこの様な微細パターンを
高精度で形成することは、従来の技術では極めて
困難であり、従つて製造歩留りが著しく低いとい
う問題点があつた。

ソース抵抗を低減する他の一つの有力な手段は
ソース電極１３の下部に高不純物濃度n⁺層を形
成することであるが、この方法が充分に有効であ
るためには、n⁺層とゲート電極との間隔は十分
に近接している必要がある。しかしながら従来の
リソグラフイ技術では、n⁺層とゲート電極とを
1μｍ以下に近接することは困難であつた。

このため以上に詳述したようにより高い周波数
で使用可能な、あるいはより大きな利得を得るた
め、ソース抵抗の効果的な低減法の開発が望まれ
ていた。

本発明は上述した従来の問題点に鑑みてなされ
たものであり、本発明の目的は、シヨツトキゲー
ト電界効果トランジスタのマイクロ波特性を向上
させること、及びシヨツトキゲート電界効果トラ
ンジスタを歩留まり良く形成できる方法を提供す
ることにある。

これらの目的を達成する為に、本発明に係るシ
ヨツトキゲート電界効果トランジスタは、半絶縁
性半導体基板の表面に、第１の動作層部、第
２の動作層部、第３の動作層部を形成し、これ
らの動作層上にソース電極、シヨツトキ電極、及
びドレイン電極を備えて構成されている。ここ
で、第１の動作層部は所定のピンチオフ電圧を与
えるような深さ方向の不純物濃度分布を有して上
記ゲート電極下に形成されており、実施例では
「動作層２２（第３図Ａ，Ｂ、第４図Ｅ〜Ｊ参
照）として表されている。また、第２の動作層部
は上記第１の動作層部の両側に接して形成され、
その表面近傍部の不純物濃度が該第１の動作部の
表面近傍部の不純物濃度よりも小さく、かつ、そ
の単位面積当りの不純物数が該第１の動作層部の
単位面積当りの不純物数よりも大きいドーピング
がなされており、実施例では「動作層２２″」（第
３図Ａ，Ｂ、第４図Ｃ〜Ｊ参照）として表されて
いる。さらに、第３の動作層部は上記第２の動作
層部の領域内に形成され、該第２の動作層部より
高い不純物濃度を有しており、実施例では「動作
層２２′」（第３図Ａ，Ｂ、第４図Ｂ〜Ｊ参照）と
して表されている。なお、このシヨツトキゲート
電界効果トランジスタのゲート電極は、上記第１
の動作層部と同位置に開口部をもつ絶縁膜を介し
て該第１の動作層部と同等以上の電極長さで形成
され、そのシヨツトキ接合が該第１の動作層部の
真上の該絶縁膜開口部にのみ形成されている。

また、本発明に係るシヨツトキゲート電界効果
トランジスタの形成方法は、第１工程乃至第８工
程を含んで構成される。ここで、第１工程では半
絶縁性半導体基板の表面上に、上層マスク、及び
該上層マスクより小さい下層マスクから成る２層
構造マスクが形成され、第２工程では上記２層構
造マスクをマスクとして高濃度不純物層が形成さ
れる。実施例では２層構造マスクを「Tiパター
ン２７′」及び「レジストパターン２８′」で表し
ており、高濃度不純物層を「n⁺領域２２′」で表
している（同図Ｂ参照）。第３工程では上記２層
構造マスクの上層マスクが除去され、第４工程で
は下層マスクのみを用いて上記高濃度不純物層よ
り低い不純物濃度を有し該高濃度不純物層を包含
する動作層又は拡散層が形成される。実施例では
動作層又は拡散層を「動作層２２′」で表してい
る。また、第５工程では上記下層マスクを反転さ
せた絶縁膜パターンが上記動作層又は拡散層上に
形成され、第６工程では上記絶縁膜パターンをマ
スクとして、上記動作層又は拡散層の表面近傍部
の不純物濃度より大きく、かつ、その単位面積当
りの不純物数が前記動作層又は拡散層の単位面積
当りの不純物数より小さいドーピングが前記動作
層又は拡散層の間になされる。実施例では絶縁膜
パターンを「絶縁膜パターン２６」で表してい
る。さらに、第７工程では上記絶縁膜パターンの
上記高濃度不純物層上に開口部が形成され、該高
濃度不純物層上にソース電極およびドレイン電極
が形成され、第８工程では上記第６工程でドーピ
ングされたドーピング領域および上記絶縁膜パタ
ーン上に、該ドーピング領域よりも大きくゲート
電極が形成される。実施例ではドーピング領域を
「動作層２２」で表している。

以下本発明の詳細を実施例によつて説明する。

第３図は本発明の一実施例のシヨツトキゲート
電界効果トランジスタの断面図であり、２１は
GaAsなどの半絶縁性半導体基板、２２はｎ型動
作層、２３はソース電極、２４はドレイン電極、
２５はシヨツトキゲート電極である。本発明の電
界効果トランジスタは第３図に例示するように、
動作層表面が平坦でかつソース・ドレイン間の動
作層２２″の単位面積当りのキヤリア、すなわち
シートキヤリア数をゲート直下の動作層２２の
それよりも大きくした構造で、ゲート電極２５は
ピンチオフ電圧を決定する動作層２２の部分に
正確に位置し、２５は絶縁膜２６を介しているた
め動作層２２″とは直接には重なりを有しない。
またn⁺層２２′がゲート電極をはさんで両側に
0.5μｍ程度の近傍に形成せられているためソース
抵抗が低減し、良好な高周波特性を有するのが特
徴である。

第４図は、第３図の電界効果トランジスタの製
造方法の一例を示す断面図である。

まず第４図Ａに示すように、GaAsの半絶縁性
基板２１の表面にマスク用の第１層２７、第２層
２８を形成する。

例えば第１層として厚さ0.6μｍのTiを真空蒸着
法で形成し、その上部に厚さ1μｍのフオトレジ
ストを第２層として塗布する。

通常のフオトリソグラフイにより４図Ｂのよう
にレジストパターン２８′を形成し、これをマス
クとしてTi層をエツチングし２７′のTiパターン
を形成する。この時、Tiパターンはサイドエツ
チングを制御することによりレジストパターン２
８′より所定の量後退させておく。この２層構造
のパターンをマスクとしてイオン注入を行ない高
濃度不純物層すなわちn⁺領域２２′を形成する。
次いでレジストパターン２８′のみをO₂プラズマ
等で除去し、４図Ｃに示すようにTiパターン２
７′のみをマスクとして第２回目のイオン注入を
行ない動作層２２″を形成する。この条件として
はゲート直下の動作層２２よりも単位面積当り
のキヤリアが充分大きくなるように充分大きなド
ーズ量で、かつ、深い位置に導電層が形成できる
ように大きな加速電圧でイオン注入を行う。これ
はゲートソース間抵抗を小さくするためであり、
かつゲートに印加される電圧によつて絶縁破壊が
生じないようにするためであり、またゲートキヤ
パシタンスが過大とならないようにするためであ
る。このような注入条件の一例として、注入エネ
ルギを200KeV、注入量を１×10¹³ドーズ／cm²の
値に選択しうる。

次いで４図Ｄに示すように試料全面に絶縁膜２
６′を形成する。例えば厚さ0.4μｍのSiO₂等の無
機化合物膜を任意の方法で形成する。次いでTi
マスク２７′を除去すると４図Ｅに示すようにマ
スク２７′と正逆反転した絶縁膜マスク２６を得
る。これをマスクとしてゲート直下にあたる動作
層２２を形成する。例えば電界効果トランジス
タの闘値電圧0.1Vを実現するために、イオン注
入の条件として、一例として注入エネルギ
50KeV、注入量1.5×10¹²ドーズ／cm²（ただし活
性率を100％とする。）が選択される。イオン注入
のドーズ量の値から明らかなように、n⁺層２
２′と動作層２２との間の動作層２２″内のキヤ
リア総数はゲート電極２５の直下の動作層２２″
内のキヤリア総数に比べて約７倍大きく、そのた
めゲートソース間抵抗は動作層２２が一様に形
成される場合に比べて少なくとも７分の１に低下
する。一方、動作層２２″は深い位置に形成せら
れており、表面のキヤリア濃度は充分に小さいた
めに、ドーズ量を大きくしたことによる。ゲート
の逆耐圧の低下およびゲートキヤパシタンスの増
加は極めてわずかな量にとどまる。

次いで、アニールにより注入元素の活性化を行
ない、n⁺層２２′上及び動作層２２の所定位置
にソース電極２３、ドレイン電極２４及びゲート
電極２５をそれぞれを形成することにより第３図
Ａの構造のトランシスタが出来上る。ここで互に
接して形成された動作層２２″と２２とはイオ
ン注入の際の横方向の散乱によつて互いに連続し
た動作層となる。

次に他の実施例について説明する。４図Ｅにお
いて絶縁膜パター２６を形成し３回目の動作層２
２を形成した後４図Ｈに示すように、動作層２
２よりも大きいゲート電極２５を形成する。こ
のゲート電極をマスクとしてCHF₃ガスプラズマ
により絶縁膜をエツチングし４図Ｉの構造とす
る。この後４図Ｊに示すようにオーミツク電極を
形成して第３図Ｂの構造のトランジスタが出来上
がる。この構造においては、ゲート電極２５が動
作層２２よりも大きくでき位置合わせが多少ず
れてもゲート電極２５が必ず２２上に形成でき
る効果があり、さらに同電極をマスクとして絶縁
膜のエツチング、ソース・ドレイン電極の形成が
可能なため、高精度の位置合わせが、セルフアラ
インにより行われ、かつ各電極間の近接化ができ
るという効果をもつている。

本発明においては、２層構造のマスク、および
それの正逆反転したパターンをマスクとして３種
の不純物層を選択的に形成することが、本質的要
素である。これを満たす限りにおいてマスクに用
いる材料２７，２８，２６は何ら実施例に限定さ
れるものでなく、２７は２８に対して選択的にエ
ツチングでき、かつ２８は２７に対して選択的に
除去できること、ならびに２７は２６に対して選
択的に除去できることという必要条件を満たすも
のであれば任意の組合せが可能である。例えば２
７として２８と異なるフオトレジスト、ポリイミ
ド等の樹脂膜を用いる場合は、２６としては
Si₃N₄SiO₂、Al₂O₃、ZrO₂等の無機化合物、さら
にはAl、Ti、Mo、Ｗ等の金属膜を形成し、これ
を例えば陽極酸化法等によつて絶縁化した膜が可
能である。また２７として２６と共に上記無機化
合物膜を適用し２６を選択することも可能であ
る。

また結晶は、GaAsに限定されるものでなく、
本発明はシヨツトキゲート型電界効果トランジス
タを形成しうる材料全てに適用できるものであ
る。

以上の説明で明らかなように、本発明は同一の
パターンを基に独立した３種の不純物層及びゲー
ト、ソース、ドレイン各電極を形成するため、そ
れらの相互位置関係が高精度になり、とくにゲー
ト電極と直下の動作層とが、同一位置に形成され
ることが特徴であり、かつ上記動作層が低抵抗な
動作層にはさまれた構造であることが特徴であ
る。このことから高周波特性が良く、ゲート逆耐
圧が高く、かつ歩留りの良好なシヨツトキゲート
電界効果トランジスタを従来より簡便な工程で実
現することができる。

【図面の簡単な説明】

第１図、第２図は従来例の断面図、第３図Ａ，
Ｂは本発明の一実施例の断面図、第４図Ａ〜Ｊは
第３図の電界効果トランジスタの製造方法の一例
を示す断面図である。 ２１……半絶縁性半導体基板、２２……動作
層、２２′……動作層の第１の部分、２２″……動
作層の第２の部分、２２……動作層の第３の部
分、２３……ソース電極、２４……ドレイン電
極、２５……ゲート電極、２６，２６′……絶縁
膜およびそのパターン、２７，２７′……マスク
用パターン（下層）、２８，２８′……マスク用パ
ターン（上層、例えばフオトレジスト）。

Claims (1)

1. 【特許請求の範囲】 １ 半絶縁性半導体基板の表面上に、上層マスク
   及び該上層マスクより小さい下層マスクから成る
   ２層構造マスクが形成される第１工程と、 前記２層構造マスクをマスクとして高濃度不純
   物層が形成される第２工程と、 前記２層構造マスクの上層マスクが除去される
   第３工程と、 前記下層マスクのみを用いて、前記高濃度不純
   物層より低い不純物濃度を有し該高濃度不純物層
   を包含する動作層又は拡散層が形成される第４工
   程と、 前記下層マスクを反転させた絶縁膜パターンが
   前記動作層又は拡散層上に形成される第５工程
   と、 前記絶縁膜パターンをマスクとして、前記動作
   層又は拡散層の表面近傍部の不純物濃度より大き
   く、かつ、その単位面積当りの不純物数が前記動
   作層又は拡散層の単位面積当りの不純物数より小
   さいドーピングが前記動作層又は拡散層の間にな
   される第６工程と、 前記絶縁膜パターンの前記高濃度不純物層上に
   開口部が形成され、該高濃度不純物層上にソース
   電極およびドレイン電極が形成される第７工程
   と、 前記第６工程でドーピングされたドーピング領
   域および前記絶縁膜パターン上に、該ドーピング
   領域よりも大きくゲート電極が形成される第８工
   程とを含んで構成されていることを特徴とするシ
   ヨツトキゲート電界効果トランジスタの製造方
   法。 ２ 前記第７工程において、前記第６工程でドー
   ピングされたドーピング領域および前記絶縁膜パ
   ターン上に、該ドーピング領域よりも大きくゲー
   ト電極が形成され、 前記第８工程において、前記ゲート電極をマス
   クとして前記絶縁膜が除去され、前記高濃度不純
   物層動作層上にソース電極およびドレイン電極が
   形成されることを特徴とする請求項１記載のシヨ
   ツトキゲート電界効果トランジスタの製造方法。