JPH0330984B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、シヨツトキゲート電界効果トランジ
スタ、およびその製造方法に関し、特に、集積回
路においてリフトオフ法を適用して電極、下層配
線を高歩留まりで形成し、かつ多層配線に適した
平坦化を実現するものである。

＜従来技術および問題点＞ シヨツトキゲート電界効果トランジスタ（以下
MESFETと略記する）は、特に超高周波におけ
る優れた増幅用素子、或は発振用素子として賞用
されている。また、超高速動作の集積回路の基本
構成素子としても、優れたものであることは周知
である。

従来最も普通に用いられているMESFETの構
造は第２図に示すとおりであり、高比抵抗または
半絶縁性の半導体結晶基板２１上に、導電性半導
体結晶層２２（通常、動作層と称する）を形成
し、動作層２２の上面に、シヨツトキゲート電極
２３、およびそれぞれオーミツク特性を有するソ
ース電極２４、ドレイン電極２５を形成してい
る。

上記動作層２２のキヤリヤ濃度Nd、および厚
さａは、MESFETのピンチオフ電圧Vpと次の第
(1)式のような関係がある。

Vp＝Vb−（qNd／2ε）a² ……(1) 但し、Vbはビルトイン電圧、εは半導体結晶
の誘電率、ｑは電荷素量である。上記ビルトイン
電圧Vpは、回路設計上の要求から与えられ、こ
のVpの値を満足するよう、上記(1)式を用いて
Nd，ａの値が定められる。

第２図に示す従来のMESFETの問題点の一つ
は、シヨツトキゲート電極２３とソース電極２４
との間、或はシヨツトキゲート電極２３とドレイ
ン電極２５との間の抵抗値が大きいために充分大
きなgm値が得られないこと、また大きなゲー
ト・ソース間直列抵抗のために雑音特性が劣化す
ることである。特にピンチオフ電圧Vpの絶対値
が小さいとき、或はノーマリオフ（Vp＞０）に
おいては、(1)式から明らかなように、Nd或はａ
を小さな値にしなければならないために、ゲー
ト・ソース間の直列抵抗は、より大きな値とな
る。また、動作層２２がGaAs結晶で形成されて
いる場合には、ゲート・ソース間、およびゲー
ト・ドレイン間の結晶表面部２２ａ，２２ｂに高
密度の表面準位が存在して、それにより表面電位
がほぼ固定され、半導体結晶内の表面近くでは空
乏ゲート・ソース間の直列抵抗は一層大きな値と
なり、特にノーマリオフ型では、きわめて重大な
問題であつた。

このような問題点を解決するための方法の一つ
として、第３図に示すように、ゲート・ソース
間、およびゲート・ドレイン間の動作層２２ｃ，
２２ｄを、シヨツトキゲート電極２３直下の動作
層２２ｅの厚さよりも厚くすることが行なわれて
いる。この方法では、動作層２２ｅの厚さ、キヤ
リヤ濃度を、上記(1)式の条件を満すように定める
ことが必要であるが、このような段差構造におい
て、エツチング等で、動作層２２ｅの厚さを精密
に再現性良く制御することは、現在の技術では困
難である。

また、ゲート・ソース間の抵抗を低減する他の
方法として、第４図に示すように、ゲート・ソー
ス間、およびゲート・ドレイン間に、高エネルギ
ー、高ドーズ量のイオン注入を行なつて、低抵抗
層２６，２７を形成する方法がある。イオン注入
層は、アニールによつて、横方向に10分の数μm
拡がることが知られており、第４図のように、シ
ヨツトキゲート電極２３を低抵抗層２６，２７の
間隔Ｄより小さくすることが一般的となつてい
る。しかしながら、このような構造のMESFET
を作製するためには、±0.1μm程度の高精度位置
合わせ技術が必要となり、既存技術での対応はき
わめて困難である。

このような問題点に対して、いわゆるセルフア
ライン法によつて解決する方法が提案されてい
る。

第１の方法は、アニール処理を経てもシヨツト
キ特性を悪化させない、いわゆる耐熱ゲートを形
成し、耐熱ゲートをマスクとしてイオン注入する
ことにより、低抵抗層を形成する方法である。し
かしながら、800℃という高温処理の後でも優れ
たシヨツトキ特性を示す材料は限定されており、
しかも、これら限定された材料を用いて、安定し
た特性を有する微細なシヨツトキゲート電極を、
再現性良く、かつ高歩留まりで形成することは困
難である。

第２の方法は、第５図Ａに示すように、低抵抗
層２６，２７を形成するためのマスク２８を基
に、これと正逆反転した絶縁膜２９を形成し、低
抵抗層２６，２７の位置を保存する方法である。
このような方法としては、一般的に、主としてレ
ジストで形成されるマスク２８に対して絶縁膜２
９を全面に形成した後、マスク側面に付着してい
る部分を除去し、次いでリフトオフすることによ
り、絶縁膜パターン２９を形成するものである
が、工程が複雑化し、かつ再現性、歩留まりを良
好に維持することが困難であるとともに、第５図
Ｂに示すように、絶縁膜２９のバリが生じるた
め、以後の工程に問題を残すことになる。

一方、化合物半導体基板上に電界効果トランジ
スタや集積回路を製作する場合において、基板表
面上への各種電極や下層配線の形成は、リフトオ
フを用いることが一般的に行なわれている。
SiLSIの製造で汎用されているウエツトエツチン
グ法、即ち、電極金属や下層配線金属を酸性ない
し塩基性の薬液でエツチングする方法を化合物半
導体基板に適用すると、薬液が基板と化学反応を
起こすという問題が生じるためである。さらにSi
超LSIと同程度の微細加工が要求される点からも
ウエツトエツチング法は不適当である。

微細化に対しては、薬液の代わりに、ガスプラ
ズマで発生したイオンを用いる、いわゆるプラズ
マエツチング法や、反応性イオンエツチング法が
考えられるが、被エツチング材に対する化合物半
導体基板の選択性が低く、ウエツトエツチング法
と同じ問題があるのみならず、プラズマ照射やイ
オン衝撃によつて化合物半導体基板にダメージが
印加されるという不可避な問題が残る。

ここで、集積回路の微細化に対して電極、配線
の電気抵抗を小さくするためには、電極、配線金
属３０の厚さを増加させる必要がある。この場
合、電極、配線３０の形成にリフトオフ法を適用
すると、第６図Ｂに示すように、バリが発生す
る。そして、バリを残して多層配線を行なうと、
バリの部分で層間絶縁膜に割れを生じ、或は、上
下配線間に電界集中を生じ、これが原因でシヨー
トが発生し、集積回路の歩留まりが低下するとい
う問題がある。

上記バリをなくするために、第７図に示すよう
な多層レジスト法を適用することが試みられてい
る。この方法は、リフトオフを用いるレジスト２
８を厚くするとともに、レレジスト２８の断面形
状を逆台形状にすることにより、バリの発生を防
止しようとするものであるが、微細化の点から
も、最下層のレジストを反応性イオンエツチング
することが一般的であり、化合物半導体基板表面
のダメージが懸念される。また、多層レジスト法
は、工程が多く、かつ複雑なため、制御性、再現
性が悪く、歩留まり、生産性が低いという問題が
ある。

一方、これらの問題を解決する方法として絶縁
膜（スペーサ）リフトオフ法がある。この方法
は、第７図に示すような多層レジスト法の下層レ
レジストの部分を絶縁膜で置き代えたものであ
り、リフトオフ後の形状が平坦化されるという利
点を有している。しかしながら、絶縁膜の加工に
は反応性イオンエツチングを適用するため、やは
り化合物半導体基板表面のダメージが問題とな
る。例えば、絶縁膜として窒化ケイ素膜を用いた
スペーサリフトオフ法で、GaAs基板上にFETを
作製すると、FETのしきい値電圧のバラツキが
大きくなることが確認されている。

＜問題点を解決するための手段＞ 本発明のシヨツトキゲート電界効果トランジス
タは、半絶縁性半導体基板の表面に形成される動
作層を、第１の部分、第２の部分、第３の部分で
構成し、上記動作層の表面に第１の絶縁膜、第２
の絶縁膜、および第３の絶縁膜で構成される多層
絶縁膜に形成しているとともに、多層絶縁膜に形
成した電極形成用開口部に、シヨツトキゲート電
極、ソース電極、およびドレイン電極を埋込んだ
ものである。ソース電極およびドレイン電極は上
記第３の部分に接触して形成されている。

上記動作層は、所定のピンチオフ電圧を与える
ような深さ方向の不純物濃度を有しているもので
あつて、第１の部分がシヨツトキゲート電極下に
形成され、第２の部分が第１の部分に重なつた状
態で両側に形成され、第３の部分が第２の部分よ
りも高い不純物濃度を有して第２の部分の一部に
形成されている。そして、第２の部分の単位面積
当りの不純物数が第１の部分の単位面積当りの不
純物数より多くなるようドーピングがなされてい
る。

上記多層絶縁膜を構成する第１の絶縁膜は、酸
化ケイ素膜であり、第２の絶縁膜は、第１の絶縁
膜のエツチングに対して耐性を有する膜であり、
第３の絶縁膜は、上記第１の絶縁膜、第２の絶縁
膜と化学的性質が異なる膜である。そして、第２
の絶縁膜は、上記第２の部分の間隔に対して自己
整合的に、この間隔と同等、若しくは両側から最
大0.3μmずつ狭い開口部を有し、かつ上記第３の
部分まで自己整合的に形成されたものである。

但し、より具体的には、第２の絶縁膜を、酸化
ジルコニア、若しくは酸化アルミニウム、第３の
絶縁膜を窒化ケイ素、若しくはポリイミド樹脂で
形成することができ、この場合において、第１の
絶縁膜を2000Å以下の厚さとすることが好まし
い。

また、本発明のシヨツトキゲート電界効果トラ
ンジスタの製造方法は、半絶縁性半導体基板の
表面上に第１の導電層を形成し、第１の導電層
の表面全域にわたつて、第１の絶縁膜としての酸
化ケイ素膜を形成し、所定のマスクパターンを
用いて、イオン注入法により第２の導電層を形成
し、上記マスクパターンを横方向に０〜0.3μm
後退させ、後に形成される第３の導電層と同一
のマスクパターンを形成し、絶縁材料を真空蒸
着法により蒸着し、上記第２の導電層に正対する
部分を残してリフトオフすることにより、第２の
導電層に正対する第２の絶縁膜を形成し、上記
第２の導電層を形成するためのマスクパターン、
および第２の絶縁膜とをマスクとして、イオン注
入法により第３の導電層を形成し、上記第１、
および第２の絶縁膜を残してアニールし、これ
ら絶縁膜上に、電極と同等以上の厚さで第３の絶
縁膜を形成し、上記酸化ケイ素膜および第３の
絶縁膜の第３の導電層上の部位に、ソース電極お
よびドレイン電極形成用の第１の開口部を形成
し、この第１の開口部に第３の導電層に接触さ
せてソース電極およびドレイン電極を形成し、
上記酸化ケイ素膜および第３の絶縁膜において上
記第２の導電層間の上記第１の導電層上の部位
に、シヨツトキゲート電極形成用の第２の開口部
を形成し、この第２の開口部にシヨツトキゲー
ト電極を形成するものである。

但し、より具体的には、酸化ケイ素膜と、第３
の絶縁膜とからなる２層構造の絶縁膜を形成した
後、所定のフオトレジストパターンを形成し、こ
のフオトレジストパターンをマスクとして上記第
３の絶縁膜を反応性イオンエツチングし、次いで
下層の酸化ケイ素膜を、上記フオトレジストパタ
ーンと、上層の絶縁膜をマスクとしてウエツトエ
ツチングすることにより、上記２層構造の絶縁膜
に、上記フオトレジストパターンと同一の開口部
を形成し、次いで電極をリフトすることができ
る。

また、好ましくは、第２の導電層を形成するた
めのマスクの側面を垂直に形成すること、マスク
の後退に反応性イオンエツチングを適用して、高
精度な後退を達成することもできる。

＜作用、および発明の効果＞ 本発明のシヨツトキゲート電界効果トランジス
タは、動作層に、第１の導電層と、第１の導電層
より単位面積当りの不純物数が多くなるようドー
ピングされた第２の導電層と、第２の導電層より
不純物濃度が高い第３の導電層とを形成している
ので、この第３の導電層に接触して形成されるソ
ース電極およびドレイン電極の良好なオーミツク
接合が実現され、これによりシヨツトキゲート電
極とソース電極との間、およびシヨツトキゲート
電極とドレイン電極との間の抵抗値を小さくする
ことができ、超高周波における良好な増幅動作、
または発振動作を行なわせることができ、さらに
は、電極が多層絶縁膜中に埋込まれた平坦化構造
となるので、集積回路の製作に適したものとな
る。また、電界効果トランジスタの用途に応じて
第２、第３の部分の形成条件を調整することによ
り、高い耐圧を有しながら、ゲート・ソース間の
抵抗を或る程度低く保つことが可能となる。

また、シヨツトキゲート電界効果トランジスタ
の製造方法は、半絶縁性半導体基板の表面上に第
１の導電層を形成した後、第１の絶縁膜としての
酸化ケイ素膜を形成し、所定のマスクパターンを
用いて、第１の絶縁膜を通してイオン注入を行な
うことにより、上記第１の導電層に重なつた状態
で、両側に第２の導電層を形成し、第１の絶縁膜
により半絶縁性半導体基板を保護した状態で、上
記マスクパターンを横方向に０〜0.3μm後退させ
る。そして、上記イオン注入された部分の一部に
形成されるべき第３の導電層と同一のマスクパタ
ーンを形成し、このマスクパターンを用いて第２
の導電層に正対する第２の絶縁膜を形成し、上記
第２の導電層を形成するためのマスクパターンと
第２の絶縁膜とをマスクパターンとしてイオン注
入することにより、第３の導電層を形成する。次
いで、第１の絶縁膜により半絶縁性半導体基板を
保護した状態で、上記第１、および第２の絶縁膜
を残してアニールし、両絶縁膜上に、電極と同等
以上の厚さの第３の絶縁膜を形成する。その後、
第１の絶縁膜と、第３の絶縁膜との、電極形成部
を、フオトレジストをマスクとして開口させ、開
口部に電極を形成することにより、シヨツトキゲ
ート電界効果トランジスタを製造することができ
る。電極形成用の開口部は、ソース電極およびド
レイン電極に対応する第１の開口部が第３の導電
層上の部位に形成され、シヨツトキゲート電極に
対応する第２の開口部は第２の導電層間の第１の
導電層上の部位に形成される。したがつて、ソー
ス電極およびドレイン電極は、高不純物濃度の第
３の導電層に接触して形成されることになる。

以上、要約すれば、本発明は、 ソース電極とシヨツトキゲート電極との間、
およびドレイン電極とシヨツトキゲート電極と
の間の低抵抗化を達成するための、第２の導電
層を、微細、かつ高精度に形成するために、マ
スクを形成すること、およびこのマスクを後退
させること、好ましくはマスクの側面を垂直に
形成すること、およびマスクの後退に反応性イ
オンエツチングを適用して、高精度な後退を達
成すること、 マスクの後退が半絶縁性半導体基板１表面に
与える損傷を防止するために形成する第１の絶
縁膜がアニールの保護膜を兼ねること、 第２の絶縁膜が、真空蒸着とリフトオフとで
形成でき、しかも第１の絶縁膜の除去に対して
高い耐性を有する材料で形成されていること、 第１の絶縁膜と第３の絶縁膜との積層で、電
極と同等以上の膜厚を確保し、IC製作に必要
な平坦な構造が得られること、 第３の絶縁膜に開口部を形成するに当たつ
て、第１の絶縁膜が半絶縁性半導体基板を保護
する役目を兼ねていること、 第１の絶縁膜と第３の絶縁膜とに開口部を形
成する場合に、第２の絶縁膜によつて、第２の
導電層の形成位置が正確に保存され、第２の導
電層、第３の導電層、シヨツトキゲート電極、
ソース電極、ドレイン電極がそれぞれ自己整合
的に形成されることを主要な要素としている。

したがつて、 低抵抗層を有するMESFETの作製において、
MESFETの特性の再現性を決定する電極と導
電層との位置精度が、全て１つの絶縁膜パター
ンによつて自己整合的に決められるため、均一
性の良いMESFETが得られること、 絶縁膜パターンが、真空蒸着、リフトオフに
より形成されるため、容易、かつ高精度に形成
できること、 電極が多層絶縁膜中に埋込まれた平坦化構造
となるので、集積回路の製作に適したものとな
ること、 第１の絶縁膜は、必要最小限の部分のみが除
去され、殆どの半絶縁性半導体基板１表面は優
れた保護膜である、第１の絶縁膜としての酸化
ケイ素膜に覆われたままであること、 等の特有の効果を有する。

＜実施例＞ 以下、実施例を示す添付図面によつて詳細に説
明する。

第１図Ａ〜Ｍは、シヨツトキゲート電界効果ト
ランジスタの製造方法を説明する図である。

先ず、同図Ａに示すように、GaAsからなる半
絶縁性半導体基板１の表面に、任意の材料からな
るパターン２を形成し、パターン２をマスクとし
て１回目のイオン注入を行なうことにより、マス
クされていない箇所に注入層３を形成する。この
注入層３の一部は、熱処理後、動作層となる部分
であり、その厚さ、およびキヤリヤ密度は、所望
のピンチオフ電圧を実現できる値に選択される。
例えば、ピンチオフ電圧0.0V（ノーマリオフ）を
実現するためには、イオン注入の条件の一例とし
て、注入エネルギー50KeV、注入量1.3×10¹²ド
ーズ／cm²（但し、活性化率を100％とする）が選
択される。また、マスク用のパターン２として
は、通常のフオトリソグラフイによつて形成した
レジストパターンが最も一般的であり、本実施例
では、厚さ1.5μmのポジレジスト（AZ−1350J）
を用いて形成した。

次に、上記パターン２を除去し、同図Ｂに示す
ように、半絶縁性半導体基板１の表面全体に、第
１の絶縁膜としての酸化ケイ素膜４を1000Åの厚
さで形成し、同図Ｄに示すように、新たなレジス
トパターン５を、Ti５ａ、ポリイミド樹脂膜５
ｂの２層構造で形成する。具体的な形成方法とし
ては、同図Ｃに示すように、先ず、ポリイミド樹
脂膜５ｂを、0.6μmの厚さで塗布、形成し、ポリ
イミド樹脂膜５ｂ上にフオトレジストパターン５
ｃを形成し、その後、Tiを厚さ0.2μmとなるよう
に真空蒸着し、リフトオフを行なうことにより、
同図Ｄに示すように、Tiパターン５ａを形成す
る。

さらに、上記Tiパターン５ａをマスクとして、
O²プラズマによる反応性イオンエツチング（ガ
ス圧55×10^-2Torr，RFパワー100W）（以下RIE
と略称する）を行なうことにより、ポリイミド樹
脂膜５ｂをエツチングし、Tiパターン５ａと、
ポリイミド樹脂膜５ｂとで形成された、ほぼ垂直
な側面を有するレジストパターン５をマスクとし
て、イオン注入を行ない、低抵抗層６，７を形成
する（同図Ｅ参照）。この場合におけるイオン注
入の条件としては、第１回目の注入層よりも深く
注入するため、注入エネルギーが大きく、また、
注入量は、表面近くのキヤリヤ濃度が、第１回目
の注入によるキヤリヤ濃度に比べて過大にならな
いような値に選択される。これは、シヨツトキゲ
ート電極に印加される電圧によつて絶縁破壊が生
じないようにするためと、シヨツトキゲート電極
容量が過大にならないようにするためである。上
記の要求を満足させるための注入条件の一例とし
て、注入エネルギーを400KeV、注入量を1.0×
10¹²ドーズ／cm²に選択した。

その後、再度O₂プラズマによるRIEを10分間施
し、同図Ｆに示すように、ポリイミド樹脂膜５ｂ
を0.2〜0.3μm後退させる。この場合における後退
速度は約200Å／分程度であるから、上記後退量
は充分に制御可能である。また、上記22回のRIE
に対してGaAs表面は酸化ケイ素膜４により保護
されており、RIEによる半絶縁性半導体基板１表
面への影響はない。

次いで、同図Ｇに示すように、後に形成される
べき第３の導電層１１，１２と同一の平面形状を
有するパターン１１ａ，１２ａを形成し、その
後、ZrO₂を0.25μmの厚さで真空蒸着させ、リフ
トオフを行なうことにより第２の絶縁膜９を形成
する（同図Ｈ参照）。この場合において、試料を
回転させることにより、上記後退した部分にまで
ZrO₂膜を形成することができる。

以上の処理を行なつた後、第３回目のイオン注
入を行なう。この場合における注入条件は、注入
エネルギーを80KeV、注入量を２×10¹³ドーズ／
cm²に選択され、第２回目のイオン注入に対するレ
ジストパターン５と、第２の絶縁膜９としての
ZrO₂膜をマスクとして使用することにより、同
図Ｈに示すように、ZrO₂膜パターンを基準とし
て、自己整合的に第３の導電層１１，１２を形成
することができる。

次いで、第２回目のイオン注入時のマスクとし
て使用された、ポリイミド樹脂、およびTiの２
層構造のレジストパターン５を除去し、800℃、
20分程度のアニールを行ない、注入元素の活性化
を行なう（同図参照）。この場合において、最
下層の酸化ケイ素膜４は、アニールの保護膜とし
ての役目を果たしている。

その後、プラズマCVD法により、第３の絶縁
膜としての窒化ケイ素膜１３を、厚さ3500Åにな
るよう形成し、これにより形成された２層の絶縁
膜の上にフオトレジストパターン１４を形成する
（同図Ｊ参照）。そして、このレジストパターンを
マスクとして、CF4ガスプラズマを用いたRIE
（ガス圧が５×10^-2Torr、パワーが100W、時間
が２分）により、上層の窒化ケイ素膜１３をエツ
チングする。この場合において、下層の酸化ケイ
素膜４のエツチング速度は、窒化ケイ素膜１３の
１／５であるから、RIEは実質上酸化ケイ素膜４の
所で停止する。次いで、上記フオトレジスト１４
と窒化ケイ素膜１３をマスクとして、緩衝弗酸液
で30秒エツチングし、酸化ケイ素膜４に開口部を
形成する（同図Ｋ参照）。即ち、２層の絶縁膜に
ソース電極およびドレイン電極を形成するための
第１の開口部１５を形成することができる。

この直後にAu−Ge／Ni／Auを4000Åの膜厚
になるよう蒸着し、リフトオフすることにより、
ソース電極、ドレイン電極として作用するオーミ
ツク電極１６，１７を形成する（同図Ｌ参照）。

また、全く同様の工程により得られた２層の絶
縁膜の第２の開口部１９に、Ti／Auを7000Åの
厚さになるよう蒸着し、リフトオフすることによ
り、シヨツトキゲート電極１８、下層配線（図示
せず）を形成し（同図Ｍ参照）、シヨツトキゲー
ト電界効果トランジスタを得ることができる。

尚、本発明は上記の実施例に限定されるもので
はなく、例えば、第２の絶縁膜を、ZrO₂以外
のAl₂O₃，TiO₂等で形成することが可能であり、
また、本発明では、第３の絶縁膜の反応性イオン
エツチングと、酸化ケイ素膜４のウエツトエツチ
ングに対し、両膜がそれぞれエツチングの選択性
を持つことが本質であり、しかも、酸化ケイ素膜
４は、半絶縁性半導体基板１にダメージを与えな
ければ、本発明の目的を達するのであるから、何
らウエツトエツチングに限定されるものではな
く、プラズマエツチング等の方法も可能であり、
これらの点を考慮すれば、第３の絶縁膜は、何ら
窒化ケイ素に限定されず、PIQ等の樹脂を使用す
ることができる。また、上記実施例においては、
酸化ケイ素膜４をウエツトエツチングするに当た
り、膜厚を1000Åと薄くし、サイドエツチングを
小さくして微細加工の精度の向上を図つている
が、要求される精度に応じて、膜厚を任意に設定
することができる。さらには、第２の導電層６，
７を形成するためのマスクは何ら実施例のものに
限定されるものではなく、他の金属、例えば、
Ni，Cr，Al等と樹脂膜、例えばフオトレジスト
等の組合わせでもよい。

【図面の簡単な説明】

第１図Ａ〜Ｍは本発明のシヨツトキゲート電界
効果トランジスタの製造工程を示す説明図、第２
図から第４図は従来方法により製造されたシヨツ
トキゲート電界効果トランジスタの構造を示す縦
断面図、第５図から第７図は従来のパターン形成
方法を示す概略図。 １……半絶縁性半導体基板、３……第１の部分
としての第１の導電層、４……第１の絶縁膜とし
ての酸化ケイ素膜、５……レジストパターン、
６，７……第２の部分としての第２の導電層、９
……第２の絶縁膜、１１，１２……第３の部分と
しての第３の導電層、１３……第３の絶縁膜とし
ての窒化ケイ素膜、１５……第１の開口部、１６
……ソース電極、１７……ドレイン電極、１８…
…シヨツトキゲート電極、１９……第２の開口
部。

Claims (1)

1. 【特許請求の範囲】 １ 半絶縁性半導体基板と、半導体基板の表面に
   形成された動作層と、動作層上に形成されたソー
   ス電極、シヨツトキゲート電極、およびドレイン
   電極とを備えたシヨツトキゲート電界効果トラン
   ジスタにおいて、上記動作層が、所定のピンチオ
   フ電圧を与えるような深さ方向の不純物濃度分布
   を有して、上記シヨツトキゲート電極下に形成さ
   れている第１の部分と、第１の部分に重なつてそ
   の両側に形成されている第２の部分と、第２の部
   分の一部に形成されている第２の部分よりも高い
   不純物濃度を有する第３の部分とから構成されて
   いるとともに、第２の部分の単位面積当りの不純
   物数が第１の部分の単位面積当りの不純物数より
   も大きくなるようドーピングがなされており、上
   記動作層上には、半導体基板表面から順に第１の
   絶縁膜と、第２の絶縁膜と、第３の絶縁膜とから
   なる多層絶縁膜が形成され、上記第１の絶縁膜
   が、酸化ケイ素膜であり、上記第２の絶縁膜が、
   第１の絶縁膜上において、上記第２の部分の間隔
   に対して自己整合的に、この間隔と同等、若しく
   は両側から最大0.3μmずつ狭い開口部を有してい
   るとともに、上記第３の部分まで自己整合的に形
   成され、かつ第１の絶縁膜のエツチングに耐性を
   有するものであり、上記第３の絶縁膜が、上記第
   １の絶縁膜、第２の絶縁膜と化学的性質の異なる
   ものであり、ソース電極、ドレイン電極、および
   上記第２の絶縁膜の開口部と同等以上の電極長を
   有するシヨツトキゲート電極が、上記多層絶縁膜
   に形成した電極形成用開口部に埋込まれており、
   上記ソース電極およびドレイン電極が上記第３の
   部分に接触して形成されていることを特徴とする
   シヨツトキゲート電界効果トランジスタ。 ２ 第２の絶縁膜が、酸化ジルコニア、若しくは
   酸化アルミニウムであり、第３の絶縁膜が窒化ケ
   イ素である上記特許請求の範囲第１項記載のシヨ
   ツトキゲート電界効果トランジスタ。 ３ 第２の絶縁膜が、酸化ジルコニア、若しくは
   酸化アルミニウムであり、第３の絶縁膜がポリイ
   ミド樹脂である上記特許請求の範囲第１項記載の
   シヨツトキゲート電界効果トランジスタ。 ４ 酸化ケイ素膜が2000Å以下の厚さである上記
   特許請求の範囲第２項、または第３項記載のシヨ
   ツトキゲート電界効果トランジスタ。 ５ 半絶縁性半導体基板上に形成した動作層上に
   ソース電極、シヨツトキゲート電極およびドレイ
   ン電極を形成したシヨツトキゲート電界効果トラ
   ンジスタを製造する方法であつて、 半絶縁性半導体基板の表面に第１の導電層を形
   成する工程と、 半絶縁性半導体基板の表面の全面に第１の絶縁
   膜である酸化ケイ素膜を形成する工程と、 イオン注入法により、所定のマスクパターンを
   用いて第２の導電層を形成する工程と、 上記マスクパターンを横方向に０〜0.3μm後退
   させる工程と、 後に形成される第３の導電層と同一のマスクパ
   ターンを形成する工程と、 真空蒸着法により絶縁材料を蒸着し、上記第２
   の導電層に正対する部分を残してリフトオフする
   ことにより、第２の絶縁膜を形成する工程と、 イオン注入法により、上記第２の導電層を形成
   するためのマスクパターン、および第２の絶縁膜
   をマスクとして第３の導電層を形成する工程と、 上記第１、および第２の絶縁膜を残してアニー
   ルする工程と、 両絶縁膜上に、電極と同等以上の厚さの第３の
   絶縁膜を形成する工程と、 フオトレジストをマスクとして、上記酸化ケイ
   素膜と、第３の絶縁膜との上記第３の導電層上の
   部位に、ソース電極およびドレイン電極形成用の
   第１の開口部を形成する工程と、 この第１の開口部に上記第３の導電層に接触さ
   せてソース電極およびドレイン電極を形成する工
   程と、 上記酸化ケイ素膜と、第３の絶縁膜との上記第
   ２の導電層間の上記第１の導電層上の部位に、シ
   ヨツトキゲート形成用の第２の開口部を形成する
   工程と、 この第２の開口部にシヨツトキゲート電極を形
   成する工程とを含むことを特徴とするシヨツトキ
   ゲート電界効果トランジスタの製造方法。 ６ 第２の導電層を形成するためのマスクが、半
   絶縁性半導体基板の表面に対して垂直な側面を有
   するものである上記特許請求の範囲第５項記載の
   シヨツトキゲート電界効果トランジスタの製造方
   法。 ７ マスクパターンを横方向に０〜0.3μm後退さ
   せる工程が、反応性イオンエツチングを適用して
   高精度に行なわれるものである上記特許請求の範
   囲第５項記載のシヨツトキゲート電界効果トラン
   ジスタの製造方法。 ８ 上記酸化ケイ素膜と、第３の絶縁膜とに、電
   極形成用の第１または第２の開口部を形成する工
   程が、上記酸化ケイ素膜と、第３の絶縁膜とから
   なる２層の絶縁膜を形成した後、所定のフオトレ
   ジストパターンを形成し、このフオトレジストパ
   ターンをマスクとして、上記第３の絶縁膜を反応
   性イオンエツチングし、次いで上記フオトレジス
   トパターンと、上層の絶縁膜とをマスクとして、
   酸化ケイ素膜をウエツトエツチングすることによ
   り、上記フオトレジストパターンと同一の開口部
   を２層の絶縁膜に形成するものであり、上記第１
   または第２の開口部に電極を形成する工程が、リ
   フトオフ法によるものである上記特許請求の範囲
   第５項記載のシヨツトキゲート電界効果トランジ
   スタの製造方法。