JPS61219177A - シヨツトキ−ゲ−ト電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ショットキーゲート電界効果トランジスタ及
びその製造方法に関するものである。

従来の技術 ショットキーゲート電界効果トランジスタ（以下ＭＥＳ
ＦＥＴと略記する）は、特に超高周波における優れた増
幅用素子或いは発振用素子とじて使用され、超高速動作
の集積回路の基本構成素子としても優れたものであるこ
とは周知である。

従来最も一般的に用いられているＭＥＳＦＥＴの構造は
、第４図に示したようなものである。図示のＭＥＳＦＥ
Ｔは、高抵抗または半絶縁性の半導体結晶基板１の上に
通常、動作層と称されている導電性半導体結晶層２を有
し、その動作層２の上にショットキーゲート電極３が設
けられ、そのショットキーゲート電極３を挟むように動
作層２とそれぞれオーミック接合しているソース電極４
、ドレイン電極５が設けられている。

この動作層２のキャリヤ濃度Ｎｄおよび厚さａは、ＭＥ
ＳＦＥＴのピンチオフ電圧■２との間に次のような関係
がある。

ただし、■、はビルトイン電圧 εは半導体結晶の誘電率 ｑは電荷素置 ここで、ピンチオフ電圧■、は回路設計上要求される値
が設定されるが、このピンチオフ電圧ｖｐの値を満足す
るよう（１）式を用いてキャリヤ濃度Ｎｄ、厚さａの各
値が定められる。

第４図に示される従来の構造のＭＥＳＦＥＴの欠点の一
つは、ゲート３とソース４の間あるいはゲート３とドレ
イン５の間の抵抗値が大きいために、相互コンダクタン
スｇｍの値が充分大きく得られないこと、またゲート・
ソース間直列抵抗が大きいために雑音特性が劣化するこ
とである。

特にピンチオフ電圧■、の絶対値が小さいとき、あるい
はノーマリオフ型（■い〉０）のＭＥＳＦＥＴにおいて
は、（１）式から明らかなようにキャリヤ濃度Ｎ、ある
いは厚さａは小さな値とせねばならない。そのためにゲ
ート・ソース間の直列抵抗は、より大きな値となる。

また、動作層２としてＧａ八へ結晶を用いている場合に
は、ゲート・ソース間およびゲート・ドレイン間の結晶
表面部に高密度の表面準位が存在し、それにより表面電
位がほぼ固定され、結晶内の表面近くに空乏層ができる
。そのため、ゲート・ソース間直列抵抗はいっそう大き
な値となり、特にノーマリオフ型では、これがきわめて
重大な問題であった。

このような欠点を解決するための方法の一つとして、第
５図のように、ゲート・ソース間およびゲート・ドレイ
ン間の動作層２ｂをゲート電極直下の動作層２ａの厚さ
よりも厚くすることが行われている。この方法では、動
作層２ａの厚さａ１キャリヤ濃度Ｎｄを（１）式の条件
を満たすように定める一方、動作層２ｂの厚さを大きく
することができるので、ゲート３とソース４の間あるい
はゲート３とドレイン５０間の抵抗値を小さくして、相
互コンダクタンスｇｍを大きくすることができる。

しかし、このような段差構造のＭＥＳＦＥＴを作るには
、エツチング等で動作層２ａの厚さａを精密に再現性良
く制御することが必要である。しかし、そのような加工
は現在の技術では困難である。

また、第６図に示すように、ゲート・ソース間およびゲ
ート・ドレイン間に高エネルギー、高ドーズ量のイオン
注入による導電層２１．２２をそれぞれ作製する方法が
ある。このように構成することにより、同様に、ゲート
・ソース間およびゲート・ドレイン間の直列抵抗を低（
して、相互コンダクタンスｇｍを大きくすることができ
る。

しかし、イオン注入層はアニール処理によって横方向に
１０分の数μｍ拡がるため、第６図に示す構成の場合、
イオン注入層２１．２２の間隔よりゲート電極３を小さ
くする方法が一般的となっている。

しかしながら、このような構造のＭＥｓＦＥＴを作製す
るためには、±０．１μｍ程度の高精度位置合わせ技術
が必要となり、既存技術での対応は極めて困難である。

このため、セルファラインでこの問題を解決する手法が
提案されている。その一つは、アニール処理を施されて
もショットキー特性が劣化しない耐熱ゲートを形成し、
このゲートをマスクとしてイオン注入することによって
導電層２１．２２を作製する方法である。

また、もう一つのセルファライン手法においては、第７
図（Ａ）に示すように、マスク６を用いてイオン注入し
て導電層２１．２２を作製し、さらに全面に絶縁膜７を
形成する。その後、マスク６の側面に付着している絶縁
膜７ａを除去してからマスク６をリフトオフすることに
よって、第７図（Ｂ）に示すようにマスク６に対して反
転された絶縁膜パターン７１．７２を導電層２３．２２
の上部に形成する。そして、その絶縁膜パターン７１及
び７２をマスクとしてショットキーゲート電極を形成す
る。

発明が解決しようとする問題点 しかしながら、前者のセルファライン手法では、通常８
００℃という高温にまで加熱するアニール処理の後でも
優れたショットキー特性を維持する材料は限定され、か
つそれらの材料で特性の安定した微細なショットキーゲ
ートを高精度に再現性良く、しかも高歩留りで加工形成
することは困難である。

一方、後者のセルファライン手法では、製造工程が複雑
になる上、第７図（Ｂ）の絶縁膜パターン７２のような
バリア３の発生を防ぐために、絶縁膜７のマスク６の側
面へのつきまわりを制御する必要があり、再現性および
歩留りを維持することが困難である。

以上のような問題のために、従来、十分に大きな相互コ
ンダクタンスｇｍを持ち、それに伴い雑音特性に優れ、
そして、容易且つ安価に製造できるＭＥＳＦＥＴは実現
されていなかった。

そこで、本発明は、十分に大きな相互コンダクタンスｇ
ｍを持ち、また、高精度にかつ再現性良くしかも高歩留
りで製造することができるＭＥＳＦＥＴ及びその製造方
法を提供せんとするものである。

問題点を解決するための手段 すなわち、本発明によるならば、半絶縁性半導体基板と
、該半導体基板の表面に形成された動作層と、該動作層
上に形成されたソース電極、ショットキーゲート電極、
及びドレイン電極とを備えたショットキー特性・ト電界
効果トランジスタにおいて、前記ゲート電極を囲む開口
部を備え、かつ前記動作層上で前記ソース電極と前記ド
レイン電極との間に形成された２層絶縁膜が設けられ、
前記動作層が、少な（とも前記ショットキーゲート電極
下に形成されている第１の導電層と、前記２層絶縁膜の
開口部の下に該開口部とほぼ整合した前記第１の導電層
を残すように該第１の導電層に重なって形成され、かつ
単位面積当りの不純物が第１の導電層の単位面積当りの
不純物数よりも大きい第２の導電層と、第２の導電層の
一部でかつ前記ソース電極及び前記ドレイン電極の下に
それぞれ形成された第３の導電層とから構成され、前記
ショットキーゲート電極が前記２層絶縁膜の開口部と少
なくとも同等の電極長を有している。

更に、上記したＭＥＳＦＥＴは、本発明により次のよう
にして製造することができる。すなわち、半絶縁性半導
体基板の表面に第１の導電層を形成する工程と、前記半
導体基板の表面に前記第１の導電層を覆うように第１の
絶縁膜を形成する工程と、ソース及びドレインの領域に
相当する部分に開口を有する第１のマスクパターンを用
いてイオン注入により第２の導電層を形成する工程と、
第１のマスクパターンを横方向に後退させる工程と、ソ
ース電極及びドレイン電極を設けるべき部分を覆う第２
のマスクパターンを形成する工程と、該第２のマスクパ
ターンを用いて、ゲート電極に相当する部分に位置する
第１のマスクパターン部分の周囲の第１の絶縁膜上に、
該第１の絶縁膜に対してエツチング保護膜として機能す
る材料で第２の絶縁膜を蒸着法により形成する工程と、
前記第２のマスクパターンをリフトオフする工程と、第
１のマスクパターンと第２の絶縁膜をマスクとしてイオ
ン注入法により第３の導電層を形成する工程と、前記第
１のマスクパターンをリフトオフして前記第２の絶縁膜
に開口部を形成する工程と、アニール処理を行なう工程
と、少なくとも第２の絶縁膜直下の部分を残して第１の
絶縁膜をエツチング除去する工程と、前記第１及び第２
の絶縁膜の開口部内にゲート電極を形成し前記第３の導
電層上にソース電極およびドレイン電極を形成する工程
とから製造することができる。

作用 以上のように構成され本発明によるＭＥＳＦＥＴは、ゲ
ート電極直下の動作層は、他の部分と異る第１の導電層
のみで構成されているので、その第１の導電層を、ほか
の部分と独立して、要求される特性を満足するようなキ
ャリア濃度及び厚さにすることができる。一方、ソース
及びドレインの領域は、第１の導電層と異る第２の導電
層で構成されているので、第１の導電層と独立してキャ
リア濃度を十分高くできる。更に、２層絶縁膜によりゲ
ート電極が囲まれているので、ゲート電極と、低抵抗の
ソース及びドレインの領域との位置精度が高い。従って
、本発明によるＭＥＳＦＥＴは、ゲート・ソース及びゲ
ート・ドレインが短絡することなく低い直列抵抗を実現
でき、十分に高い相互コンダクタンスｇｍ並びに優れた
雑音特性を有し、そして、容易且つ安価に歩留りよ（製
造することができる。

また、本発明の製造方法によれば、ＭＥＳＦＥＴの特性
の再現性を決定するゲート電極と導電層との位置精度が
すべて２層の絶縁膜パターンによって自己整合的に決定
され、かつその絶縁膜パターンの形成及び除去蒸着法お
よびリフトオフ法によって高精度に行なわれる。更に、
第１の絶縁膜が注入元素の活性化のためのアニール処理
から基板を保護する。従って本発明の方法によるならば
、位置精度が高く且つ安定した特性を有するＭＥＳＰＥ
Ｔを再現性良く、高歩留りで製造することができる。

実施例 以下、添付図面を参照して本発明によるＭＥＳＦＥＴ及
びその製造方法の実施例を説明する。

第１図は本発明の一実施例に係るＭＥＳＦＥＴの断面図
である。図示の実施例のＭＥＳＦＥＴは、ガリウムヒ素
（ＧａＡｓ　）の半絶縁性半導体基板１を有している。

その半絶縁性半導体基板１の表面には、動作層をなす第
１の導電層２が形成され、その第１の導電層２の上には
ゲート電極３が形成されている。そのゲート電極を囲む
ように、第１絶縁膜８１と第２絶縁膜８２とからなる２
層絶縁膜が設けられている。従って、ショットキーゲー
ト電極３は、２層絶縁膜８１．８２の開口部の大きさと
少なくとも同等の電極長を有している。そして、それら
２層絶縁膜８１．８２でゲート電極３から分離されてソ
ース電極４及びドレイン電極５が設けられている。

更に、第２の導電Ｍ２１．２２が、２層絶縁膜８１．８
２の開口部の下に該開口部とほぼ整合した第１の導電層
２を残すように該第１の導電層２に重なって該第１の導
電層２より深く形成されている。この第２の導電層２１
．２２は、単位面積当りの不純物が第１の導電層２の単
位面積当りの不純物数よりも大きくされている。そして
、それら第２の導電層２１．２２の一部でかつソース電
極４及びドレイン電極５の下にそれぞれ第３の導電層２
３．２４が形成されている。これら第３の導電層は、ソ
ース電極４及びドレイン電極５と良好なオーミック接合
を実現するだめのものであり、十分に薄く且つ十分に不
純物濃度を高くしである。

以上のように構成され本発明によるＭＥＳＦＥＴは、ゲ
ート電極３直下の動作層は、ソース領域やドレイン領域
を構成している第２の導電層２１．２２とは異る第１の
導電層のみで構成されている。

従って、その第１の導電層２を、ほかの部分と独立して
、要求される特性を満足する、ようなキャリア濃度及び
厚さにすることができる。一方、ソース及びドレインの
領域は、第１の導電層２と異る第２の導電層２１．２２
で構成されているので、第１の導電層と独立してキャリ
ア濃度を十分高くできる。それ故、上記したＭＥＳＦＥ
Ｔは、ノーマリオフなどやピンチオフ電圧について所期
の特性を具備することができる一方、十分に高い相互コ
ンダクタンスｇｍを有し、それに伴い雑音特性に優れて
いる。

また、２層絶縁膜８１．８２によりゲート電極３が囲ま
れて画定されているので、ゲート電極と、低抵抗のソー
ス及びドレインの領域との位置精度が高い。従って、上
記したＭＥＳＦＥＴは、容易且つ安価に歩留りよく製造
することができる。

なお、上記実施例は、ＧａＡｓの半絶縁性半導体基板１
を使用しているが、半絶縁性半導体基板としては、Ｇａ
Ａｓだけでなく、ＩｎＰ、、　１ｎＡｓ、　ＩｎＳｂな
どの他の半絶縁性の化合物半導体材料を使用することが
できる。また、シリコンなどの単体半導体材料を使用し
たＭＥＳＦＥＴにも、本発明は同様に適用することがで
きる。

次に、第１図に示されるＭＥＳＦＥＴの製造方法を第２
図（Δ）〜（Ｊ）の工程図を参照しながら説明する。

まず、第２図（Ａ）に示すように、ＧａＡｓの半絶縁性
基板１の表面に、ソース、ドレイン及びゲートの領域に
相当する部分に開口６１Ａを有し任意の材料からなるパ
ターン６１を形成する。このパターン６１としては、通
常のフォトリソグラフィによって形成したレジストパタ
ーンが最も一般的である。

本実施例では厚さ１．５μｍにポジレジスト（ＡＺ−，
１３５０Ｊ　）を用いて形成した。

このパターン６１をマスクとして用いて第１回目のイオ
ン注入を行ない、マスクされていない半絶縁性基板１の
表面部分に第１の導電層２を形成する。この導電層２の
一部はアニール処理後動作層となる部分であり、その厚
みおよびキャリヤ密度は所望のピンチオフ電圧を実現す
る値に選択される。例えば、ピンチオフ電圧０．ＯＶ（
ノーマリオフ型）を実現するためには、イオン注入の条
件の一例として、注入エネルギー５０Ｋｅ　Ｖ、注入量
１．３ｘ　ｌ　Ｑ　Ｉ　２ドーズ／ｃｒｌ（ただし活性
化率を１００％とする）が選択される。

次に、このレジストパターン６１を除去した後、第２図
（Ｂ）に示すように、周知の方法で、第１の絶縁膜とな
る二酸化ケイ素（以下５１０２）膜８１を厚さ０．１μ
ｍで形成する。その後、ポリイミド樹脂のような有機絶
縁膜６３ａを０．６μｍの厚さで塗布し、そして、ソー
ス及びドレイン領域に相当する膜６３ａ部分上にフォト
レジストパターン６２を形する（第２図（Ｃ））。

次いで、そのフォトレジストパターン６２の上から真空
蒸着法により厚さ０．２μｍのチタン層６３ｂを形成し
、フォトレジストパターン６２のリフトオフを行なう（
第２図（Ｄ））。　そして、そのチタン層パターン６３
ｂをマスクとして酸素プラズマによる反応性イオンエツ
チング（ガス圧５　Ｘｌ０−’Ｔｏｒｒ、高周波電力１
００　Ｗ　）を行なって有機樹脂膜６３ａを除去する。

その結果、第２図（Ｅ）に示されるような、はぼ垂直な
側面を有する２層構造の新たなレジストパターン６３が
形成される。

その後、このレジストパターン６３をマスクとして第２
回目のイオン注入を行ない、ソース及びドレインの領域
に相当する部分に第２の導電層２１．２２を形成する（
第２図（Ｅ））。この第２回目のイオン注入の条件とし
ては、イオンを第１導電層２よりも深く注入するため注
入エネルギーは大きく、また注入量は表面近くのキャリ
ヤ濃度が第１回目の注入によるキャリヤ濃度に比べて過
大にならないような値に選択される。これは、ゲートに
印加される電圧によって絶縁破壊が生じないようにする
ためと、またゲート容量が過大とならないようにするた
めである。このような注入条件の一例として、注入エネ
ルギーを４００Ｋｅ　Ｖ、注入量を１．０ＸＩＯ”ドー
ズ／ｃｒｄの値に選択した。

次いで、再度、酸素プラズマによる反応性イオンエツチ
ングを１０分間施し、有機樹脂膜パターン６３ａを、イ
オン注入層のアニール処理による横方向への拡がりに相
当する０、２〜０．３μｍ後退させる。（その後退を第
２図（Ｆ）に誇張して図示しである）。なお、後退速度
は、ポリイミド樹脂の場合、１分間あたり２００人程度
であるので、有機樹脂膜パターン６３ａの後退量を高い
精度で制御することができる。また、以上２回の反応性
イオンエツチングに対しては１．ＧａＡｓの半絶縁性基
板１の表面はＳ　ＩＯ２膜８１で保護されているので、
この表面が損傷することはない。

次に、第２図（Ｇ）に示すように、ゲート領域周囲に開
口６４Ａを持つフォトレジストパターン６４を形成する
。そして、そのパターン６４をマスクとして真空蒸着法
により第２の絶縁膜となる酸化アルミニウム（Ａ１２０
３）膜８２を厚さ０．２５μｍに形成する。このとき、
蒸着される試料を回転させることにより、第２回目の反
応性イオンエツチングによって有機樹脂膜パターン６３
ａが後退した部分にまでＡｈ○３膜８２全８２すること
ができる。

その後、フォトレジストパターン６４をリフトオフした
後、Ａｌ２Ｏ３膜８２およびレジストパターン６３をマ
スクとして第３回目のイオン注入を行ない、第３の導電
層２３．２４を形成する（第２図（Ｈ））。

このときの注入条件は、注入エネルギー８０Ｋｅ　Ｖ、
注入量２　Ｘｌ０Ｉ３ドーズ／ｃｔｉとした。

次に、第２図（Ｉ）に示すように、２層構造のレジスト
パターン６３を除去する。その結果、Ａｌ２Ｏ３膜８２
に開口８４ができる。

更に温度８００℃、時間２０分程度のアニール処理を行
なって注入元素の活性化を行なう。このとき、５１０２
膜８１はアニール処理に対する保護膜の役目を果たして
いる。一方、イオン注入層は、アニール処理により横方
向へ１０分の数μｍ拡がる。その結果、Ａｌ２Ｏ３膜８
２のゲート領域に相当する開口８４の縁部と、横方向に
拡がった導電層（イオン注入層）２１及び２２の内側縁
部８５とがほぼ一致する（第２図（Ｊ））参照）。

この後、Ａ１□０３膜８２に覆われていない部分のＳｉ
Ｏ□膜８１を例えばウェットエツチングにより除去しく
第２図（Ｊ））、最後にゲート電極３、ソース電極４お
よびドレイン電極５を形成することにより、第１図に示
されるＭＥＳＦＥＴが製造される。このとき、ゲート電
極３を５ｉｎ２膜８１およびＡｌ２Ｏ３膜８２からなる
２層絶縁膜の開口部に比べて、またソース電極４および
ドレイン電極５を第３の導電層２３．２４に比べて、そ
れぞれ予め製造工程の位置合わせ精度程度大きく決定し
ておくことによって、各電極形成後には各電極相互の位
置関係が２層絶縁膜８１．８２により自己整合的に決定
されることとなる。

なお、本実施例ではアニール処理の後にＡｌ２Ｏ３膜８
２に覆われていない部分の５ｔＯａ膜８１を除去したが
、各電極を形成する直前にこれらの電極形成部分のみの
Ｓｉ　Ｏ２膜８１を除去することも可能であり、この場
合、第３図に示されるようにＧａＡｓ半絶縁性基板１の
表面の大部分が優れた保護膜であるＳｉＯ□膜に覆われ
たままになるという効果が生じる。

また、第２の絶縁膜８２の材料としては、真空蒸着法お
よび蒸着に用いたマスクのりフトオフ法によって形成可
能であり、かつ第１の絶縁膜８１の除去に対するマスク
となり得る高い耐性を有するものであればよいので、酸
化アルミニリムに限るものではなく、酸化ジルコニウム
あるいは酸化チタンでもよい。

更に、第１の絶縁膜８１として、上記実施例では、Ｓｉ
Ｏ□を使用したが、有機絶縁膜６３ａの反応性イオンエ
ツチングに対して保護膜として機能したアニール処理時
の保護膜として機能するものであれば、他の材料を使用
することもできる。例えば、窒化珪素なども使用するこ
とができる。

また、第２の導電層２１．２２を形成するための２層構
造のパターン６３として、本実施例ではチタンおよびポ
リイミド樹脂を用いたが、ニッケル、クロム、アルミニ
ウム等の金属とフォトレジスト等の樹脂との組合わせも
可能である。これに関連して、反応性イオンエツチング
に使用するエツチングガスは、酸素に限らず、０□−Ｃ
Ｈ４や０２−ＣＦ。

などのガスも使用することができる。

以上のような本発明による製造方法によるならば、ゲー
ト電極と、低抵抗のソース及びドレインの領域との位置
を精密に制御してＭＥＳＦＥＴを製造することができ、
また、そのＭＥＳＦＥＴのソース及びドレインの領域は
、キャリア濃度を高くすることができ、十分高い相互コ
ンダクタンスｇｍを実現することができる。

発明の詳細 な説明したように、本発明によるＭＥＳＦＥＴは、ゲー
ト電極直下の動作層は、要求される特性を満足するよう
なキャリア濃度及び厚さを有する一方、ソース及びドレ
インの領域はキャリア濃度を十分高くできる。更に、２
層絶縁膜によりゲート電極が囲まれて画定されているの
で、ゲート電極と、低抵抗のソース及びドレインの領域
との位置精度が高い。従って、本発明によるＭＥＳＦＥ
Ｔは、十分に高い相互コンダクタンスｇｍを有し、それ
に伴い雑音特性に優れ、そして、容易且、　つ安価に歩
留りよく製造することができる。

また、本発明の製造方法によれば、ＭＥＳＦＥＴの特性
の再現性を決定する電極と導電層との位置精度がすべて
一つの絶縁膜パターンによって自己整合的に決定され、
かつその絶縁膜パターンは真空蒸着法およびリフトオフ
法によって高精度に形成されるので、安定した特性を有
するＭＥＳＦＥＴを再現性良く、高歩留りで製造するこ
とができる。

【図面の簡単な説明】

第１図は、本発明によるショットキーゲート電界効果ト
ランジスタの実施例を示す断面図、第２図（Ａ）〜（Ｊ
）は、第１図に示すショットキーゲート電界効果トラン
ジスタの製造方法の１実施例を示す工程図、 第３図は、本発明によるショットキーゲート電界効果ト
ランジスタの他の実施例を示す断面図、第４図、第５図
、第６図及び第７図は、ショットキーゲート電界効果ト
ランジスタの従来の構成例を示す断面図である。 〔主な参照番号〕 ■・・半絶縁性基板、　２・・第１の導電層、３・・ゲ
ート電極、　　４・・ソース電極、５・・ドレイン電極
、　　６・・マスク、７．７１．７２・・絶縁膜、 ２１．２２・・第２の導電層、 ２３．２４・・第３の導電層、 ６１．６２．６３．６４・・レジストパターン、６３ａ
・・有機絶縁膜、６３ｂ・・チタン層、７３・　・パリ
、 ８１・・ＳｉＯ□膜（第１の絶縁膜）、８２・・Ａｌ２
Ｏ３膜（第２の絶縁膜）特許出願人　　　住友電気工業
株式会社代　理　人　　　弁理士　　新居　正彦第２図 第４図 第５図 １ニー￥絶縁を生墓祖　　　　　　４：ｙ−スミ績２：
’ＪＡＩの％電層　　　　　５ニド・しイン電掻３：ゲ
ート雪掻

Claims (10)

【特許請求の範囲】
1. （１）半絶縁性半導体基板と、該半導体基板の表面に形
   成された動作層と、該動作層上に形成されたソース電極
   、ショットキーゲート電極、及びドレイン電極とを備え
   たショットキーゲート電界効果トランジスタにおいて、 前記ゲート電極を囲む開口部を備え、かつ前記動作層上
   で前記ソース電極と前記ドレイン電極との間に形成され
   た２層絶縁膜が設けられており、前記動作層が、少なく
   とも前記ショットキーゲート電極下に形成されている第
   １の導電層と、前記２層絶縁膜の開口部の下に該開口部
   とほぼ整合した前記第１の導電層を残すように該第１の
   導電層に重なって形成され、かつ単位面積当りの不純物
   が第１の導電層の単位面積当りの不純物数よりも大きい
   第２の導電層と、第２の導電層の一部でかつ前記ソース
   電極及び前記ドレイン電極の下にそれぞれ形成された第
   ３の導電層とから構成されており、 前記ショットキーゲート電極が前記２層絶縁膜の開口部
   と少なくとも同等の電極長を有していることを特徴とす
   るショットキーゲート電界効果トランジスタ。
2. （２）前記２層絶縁膜は、前記半絶縁性半導体基板表面
   上に形成された第１の絶縁膜と、該第１の絶縁膜の上に
   形成され該第１の絶縁膜のエッチングに耐える材料の第
   ２の絶縁膜とから構成されていることを特徴とする特許
   請求の範囲第（１）項記載のショットキーゲート電界効
   果トランジスタ。
3. （３）前記第１の絶縁膜は、酸化珪素または窒化珪素で
   形成され、前記第２の絶縁膜は、酸化アルミニウム、酸
   化チタンおよび酸化ジルコニウムのうちのいずれかの材
   料から形成されていることを特徴とする特許請求の範囲
   第（２）項記載のショットキーゲート電界効果トランジ
   スタ。
4. （４）前記第１の導電層は、所定のピンチオフ電圧を与
   えるような深さ方向の不純物濃度分布を有していること
   を特徴とする特許請求の範囲第（１）項から第（３）項
   までのいずれかに記載のショットキーゲート電界効果ト
   ランジスタ。
5. （５）前記第２の導電層は、前記第１の導電層より深く
   形成されていることを特徴とする特許請求の範囲第（１
   ）項から第（４）項までのいずれかに記載のショットキ
   ーゲート電界効果トランジスタ。
6. （６）半絶縁性半導体基板の表面に第１の導電層を形成
   する工程と、前記半導体基板の表面に前記第１の導電層
   を覆うように第１の絶縁膜を形成する工程と、ソース及
   びドレインの領域に相当する部分に開口を有する第１の
   マスクパターンを用いてイオン注入により第２の導電層
   を形成する工程と、第１のマスクパターンを横方向に後
   退させる工程と、ソース電極及びドレイン電極を設ける
   べき部分を覆う第２のマスクパターンを形成する工程と
   、該第２のマスクパターンを用いて、ゲート電極に相当
   する部分に位置する第１のマスクパターン部分の周囲の
   第１の絶縁膜上に、該第１の絶縁膜に対してエッチング
   保護膜として機能する材料で第２の絶縁膜を蒸着法によ
   り形成する工程と、前記第２のマスクパターンをリフト
   オフする工程と、第１のマスクパターンと第２の絶縁膜
   をマスクとしてイオン注入法により第３の導電層を形成
   する工程と、前記第１のマスクパターンをリフトオフし
   て前記第２の絶縁膜に開口部を形成する工程と、アニー
   ル処理を行なう工程と、少なくとも第２の絶縁膜直下の
   部分を残して第１の絶縁膜をエッチング除去する工程と
   、前記第１及び第２の絶縁膜の開口部内にゲート電極を
   形成し前記第３の導電層上にソース電極およびドレイン
   電極を形成する工程とを含むことを特徴とするショット
   キーゲート電界効果トランジスタの製造方法。
7. （７）前記第１のマスクパターンの横方向の後退は、ア
   ニール処理により注入領域の横方向の拡がり距離に相当
   する長さであることを特徴とする特許請求の範囲第（６
   ）項記載のショットキーゲート電界効果トランジスタの
   製造方法。
8. （８）前記第のマスクパターンの横方向の後退は、最大
   ０．３μｍであることを特徴とする特許請求の範囲第（
   ７）項記載のショットキーゲート電界効果トランジスタ
   の製造方法。
9. （９）前記第１の絶縁膜は、酸化珪素または窒化珪素で
   形成し、前記第２の絶縁膜は、酸化アルミニウム、酸化
   チタンおよび酸化ジルコニウムのうちのいずれかの材料
   から形成し、前記第１の絶縁膜の除去は、ウエットエッ
   チングにより行うことを特徴とする特許請求の範囲第（
   ６）項から第（８）項までのいずれかに記載のショット
   キーゲート電界効果トランジスタの製造方法。
10. （１０）前記第１のマスクパターンを、ポリイミド樹脂
    あるいはフォトレジストからなる下層と、チタン、ニッ
    ケル、クロムおよびアルミニウムのうちのいずれかの材
    料からなる上層とからなる２層マスク層で構成し、前記
    第１のマスクパターンの横方向への後退は、その下層を
    反応性イオンエッチングすることにより行うことを特徴
    とする特許請求の範囲第（６）項から第（９）項までの
    いずれかに記載のショットキーゲート電界効果トランジ
    スタの製造方法。