JPH022142A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH022142A JPH022142A JP63146278A JP14627888A JPH022142A JP H022142 A JPH022142 A JP H022142A JP 63146278 A JP63146278 A JP 63146278A JP 14627888 A JP14627888 A JP 14627888A JP H022142 A JPH022142 A JP H022142A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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- H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は高融点金属の微細ゲートを有するグリラム砒
素電界効果トランジスタに関し、特にゲート電極がオフ
セットゲートとなっている電界効果トランジスタとその
製造方法に関するものである。
素電界効果トランジスタに関し、特にゲート電極がオフ
セットゲートとなっている電界効果トランジスタとその
製造方法に関するものである。
一般に、化合物半導体としてＧａＡｓを用いたＧａＡｓ
ショットキーゲート型電界効果トランジスタ（ＧａＡｓ
−ＭＥＳＦＥＴ）は電子移動度が大きいので超高周波あ
るいは超高速素子として優れた特性を示す。第６図（δ
）は一般的なＧａＡｓ−ＭＥＳＦＥＴの等価回路を示す
図、また、第６図（ｂ）はＧａＡｓＭＥＳＦＥＴの概略
構造とこの構造から発生する回路定数を示す図であり、
図において、１５はソース電極、１６はゲート電極、１
７はドレイン電極である。基本ＦＥＴとして低雑音ＦＥ
Ｔを例に取り、等価回路と最小雑音指数（Ｆｌｌ）の関
係を見ると以下のようになる。
ショットキーゲート型電界効果トランジスタ（ＧａＡｓ
−ＭＥＳＦＥＴ）は電子移動度が大きいので超高周波あ
るいは超高速素子として優れた特性を示す。第６図（δ
）は一般的なＧａＡｓ−ＭＥＳＦＥＴの等価回路を示す
図、また、第６図（ｂ）はＧａＡｓＭＥＳＦＥＴの概略
構造とこの構造から発生する回路定数を示す図であり、
図において、１５はソース電極、１６はゲート電極、１
７はドレイン電極である。基本ＦＥＴとして低雑音ＦＥ
Ｔを例に取り、等価回路と最小雑音指数（Ｆｌｌ）の関
係を見ると以下のようになる。
Ｆｏ ＝ｌ＋ｋ ｆＣｇｓ、／”ｒπ四層請 ・・・（
１）ここで、ｋ；定数 ｆ：使用周波数 Ｃｇｓ Ｈゲート・ソース間容量 Ｒ３； ソース抵抗 Ｒｇ；ゲート抵抗 ｇｌｌ：伝達コンダクタンスである。
１）ここで、ｋ；定数 ｆ：使用周波数 Ｃｇｓ Ｈゲート・ソース間容量 Ｒ３； ソース抵抗 Ｒｇ；ゲート抵抗 ｇｌｌ：伝達コンダクタンスである。
最小雑音指数とは入力側のＳ／Ｎ比（Ｓｉｇｎａｌ ｔ
ｏ Ｎｏｔ−ｓｅ ｒａｔｉｏ ）と出力側のＳ／Ｎ比
の比であり、この値が小さければ小さい程装置の性能は
良い。（１）式よりこの最小雑音指数を改善するには、
ゲート・ソース間容量Ｃｇｓ、ソース抵抗Ｒｓ、及びゲ
ート抵抗Ｒｇを低減し、伝達コンダクタンスｇｍを大き
くすることが必要である。
ｏ Ｎｏｔ−ｓｅ ｒａｔｉｏ ）と出力側のＳ／Ｎ比
の比であり、この値が小さければ小さい程装置の性能は
良い。（１）式よりこの最小雑音指数を改善するには、
ゲート・ソース間容量Ｃｇｓ、ソース抵抗Ｒｓ、及びゲ
ート抵抗Ｒｇを低減し、伝達コンダクタンスｇｍを大き
くすることが必要である。
第７図は従来の高融点金属セルファラインゲートを有す
る電界効果トランジスタを示す断面図である。図におい
て、１は半絶縁性ＧａＡｓ基板、２はイオン注入により
形成された活性層、３はＧａＡｓ基板とショットキー接
合を成す高融点金属シリサイドゲート、４．５はそれぞ
れ高融点金属ゲート３をマスクにイオン注入により形成
された高濃度ドーピングソース領域、ドレイン領域、６
゜７はそれぞれＧａＡｓ基板とオーム性接触をなすソー
ス電極、ドレイン電極である。
る電界効果トランジスタを示す断面図である。図におい
て、１は半絶縁性ＧａＡｓ基板、２はイオン注入により
形成された活性層、３はＧａＡｓ基板とショットキー接
合を成す高融点金属シリサイドゲート、４．５はそれぞ
れ高融点金属ゲート３をマスクにイオン注入により形成
された高濃度ドーピングソース領域、ドレイン領域、６
゜７はそれぞれＧａＡｓ基板とオーム性接触をなすソー
ス電極、ドレイン電極である。
次に第７図の電界効果トランジスタの製造方法を第８図
（δ）〜（ｄｌの各主要工程における工程断面図に従っ
て説明する。
（δ）〜（ｄｌの各主要工程における工程断面図に従っ
て説明する。
まず、半絶縁性ＧａＡｓ基板１にイオン注入により活性
層２を形成し、ウェハ全面に高融点金属シリサイド層３
を被着し、さらにホトレジスト９を用いてゲートパター
ンを形成する（第８図（ａ））。
層２を形成し、ウェハ全面に高融点金属シリサイド層３
を被着し、さらにホトレジスト９を用いてゲートパター
ンを形成する（第８図（ａ））。
次にこのパターンニングされたホトレジスト膜９をマス
クとして反応性イオンエ・ノチングにより高融点シリサ
イド層３を異方性エツチングすることによりゲート電極
３を形成する（第８図（ｂ））。
クとして反応性イオンエ・ノチングにより高融点シリサ
イド層３を異方性エツチングすることによりゲート電極
３を形成する（第８図（ｂ））。
次いで、高融点シリサイド層３をマスクとしてイオン注
入し、続いてアニールを行いソース領域４及びドレイン
領域５となる高濃度ドーピング層を形成する（第８図（
Ｃ））。
入し、続いてアニールを行いソース領域４及びドレイン
領域５となる高濃度ドーピング層を形成する（第８図（
Ｃ））。
さらに蒸着リフトオフ法によってソース電極６及びドレ
イン電極７を形成し、第７図の電界効果トランジスタを
完成する（第８図（ｄ））。
イン電極７を形成し、第７図の電界効果トランジスタを
完成する（第８図（ｄ））。
第７図に示す従来の電界効果トランジスタは以上のよう
に構成されており、ドレイン領域５と高融点金属シリサ
イドゲート３間が隣接しているため、ゲート・ドレイン
間耐圧が低くなり、電界効果トランジスタの動作上の信
頼性が低下し、高出力アナログＩＣへの適用が困難であ
る等の問題点が生じる。
に構成されており、ドレイン領域５と高融点金属シリサ
イドゲート３間が隣接しているため、ゲート・ドレイン
間耐圧が低くなり、電界効果トランジスタの動作上の信
頼性が低下し、高出力アナログＩＣへの適用が困難であ
る等の問題点が生じる。
そこでこのような問題点を鑑みて以下のような構造の装
置が考えられている。第９図、及び第１０図（ａ） 〜
（ｆ）は、特開昭６２−８６８７０号公報に示された従
来の電界効果トランジスタを示す断面図、及び第９図の
電界効果トランジスタの主要製造工程における工程断面
図を示したものである。図において、第７図と同一符号
は同一部分を示すものとする。
置が考えられている。第９図、及び第１０図（ａ） 〜
（ｆ）は、特開昭６２−８６８７０号公報に示された従
来の電界効果トランジスタを示す断面図、及び第９図の
電界効果トランジスタの主要製造工程における工程断面
図を示したものである。図において、第７図と同一符号
は同一部分を示すものとする。
以下、本装置の製造方法を第１０図（ａｌ〜（ｆ）に従
って説明する。
って説明する。
半絶縁性ＧａＡｓ基板１にイオン注入法を用いてシリコ
ンイオンを注入してチャネル領域となる活性Ｎ２を形成
する（第１０図（ａ））。
ンイオンを注入してチャネル領域となる活性Ｎ２を形成
する（第１０図（ａ））。
そして活性層２の表面に高融点金属シリサイド３を真空
蒸着し、この高融点金属シリサイド層３上にＣＶＤ法に
よりＳ ｉ Ｏｚよりなる絶縁膜を堆積し、通常の写真
食刻法を用いてドレイン・ソース領域間距離に相当する
長さの高融点金属シリサイド１ｉ３．絶縁膜８を形成す
る（第１０図世））。
蒸着し、この高融点金属シリサイド層３上にＣＶＤ法に
よりＳ ｉ Ｏｚよりなる絶縁膜を堆積し、通常の写真
食刻法を用いてドレイン・ソース領域間距離に相当する
長さの高融点金属シリサイド１ｉ３．絶縁膜８を形成す
る（第１０図世））。
次に第１０図（Ｃ１に示すようにホトレジスト９で高融
点シリサイド層３．絶縁膜４のソース側端側を覆い、ホ
トレジスト９をマスクとして高融点金属シリサイド層３
上の絶縁膜８の一部を除去する。
点シリサイド層３．絶縁膜４のソース側端側を覆い、ホ
トレジスト９をマスクとして高融点金属シリサイド層３
上の絶縁膜８の一部を除去する。
次にホトレジスト９を除去し、イオン注入法を用いてシ
リコンイオンを注入する（第１０図（ｄ））。
リコンイオンを注入する（第１０図（ｄ））。
そして絶縁膜８をマスクとし高融点金属シリサイド層３
をエツチングしてゲート電極とし、砒素雰囲気中で熱処
理をしてソース領域４及びドレイン領域５を形成する（
第１０図（ｅｌ）。
をエツチングしてゲート電極とし、砒素雰囲気中で熱処
理をしてソース領域４及びドレイン領域５を形成する（
第１０図（ｅｌ）。
次に通常の写真食刻法を用いＡｕ−Ｇ６から成るオーミ
ンク電極をソース領域４及びドレイン領域５上に形成し
、ソース電極６及びドレイン電極７とし、絶縁膜８を除
去して第９図の電界効果トランジスタを完成する（第１
０図（ｆ））。
ンク電極をソース領域４及びドレイン領域５上に形成し
、ソース電極６及びドレイン電極７とし、絶縁膜８を除
去して第９図の電界効果トランジスタを完成する（第１
０図（ｆ））。
このような第９図の構造の電界効果トランジスタでは、
高融点金属シリサイドよりなるゲート電極３とドレイン
領域５との間に、ある一定の距離を有するので、ゲート
・ドレイン耐圧を高く保持することができる。
高融点金属シリサイドよりなるゲート電極３とドレイン
領域５との間に、ある一定の距離を有するので、ゲート
・ドレイン耐圧を高く保持することができる。
しかしながら、上記第７図及び第９図に示す電界効果ト
ランジスタでは、高融点金属シリサイドゲート３に隣接
してソース領域４を形成しているので、ソース領域４と
ゲート電極３がショートしてしまうという大きな問題が
生じる。さらにこれに加えて、ゲート電極３とソース領
域４が隣接していると、ソース領域４に注入した不純物
を活性化するアニール工程において、第１３図に示すよ
うにソース領域に注入した不純物が横方向に拡散してゲ
ート電極３下にまで侵入してしまうためゲート電極３下
の空乏層が縮まりゲート・ソース間容ｆｆｉｃｇｓが増
大してしまい、最小雑音指数が大きくなるという問題点
が生じていた。
ランジスタでは、高融点金属シリサイドゲート３に隣接
してソース領域４を形成しているので、ソース領域４と
ゲート電極３がショートしてしまうという大きな問題が
生じる。さらにこれに加えて、ゲート電極３とソース領
域４が隣接していると、ソース領域４に注入した不純物
を活性化するアニール工程において、第１３図に示すよ
うにソース領域に注入した不純物が横方向に拡散してゲ
ート電極３下にまで侵入してしまうためゲート電極３下
の空乏層が縮まりゲート・ソース間容ｆｆｉｃｇｓが増
大してしまい、最小雑音指数が大きくなるという問題点
が生じていた。
そこで、このような問題点を解消したものとして、以下
のような構造の装置がある。第１１図。
のような構造の装置がある。第１１図。
及び第１２図（ａｌ〜（１）は、特開昭６２−８６８６
９号公報に示された電界効果トランジスタを示す断面図
、及びこの装置の主要製造工程における工程断面図であ
る。図において、１は半絶縁性ＧａＡｓ基板、２はｎ型
半導体層よりなる活性層、３はゲート電極、４はソース
領域、５はドレイン領域、６はソース電極、７はドレイ
ン電極、８．８°、８”は５ｉ０２膜、９ａ、９ｂはホ
トレジスト、ｌＯは５ｉｉＮ４膜である。
９号公報に示された電界効果トランジスタを示す断面図
、及びこの装置の主要製造工程における工程断面図であ
る。図において、１は半絶縁性ＧａＡｓ基板、２はｎ型
半導体層よりなる活性層、３はゲート電極、４はソース
領域、５はドレイン領域、６はソース電極、７はドレイ
ン電極、８．８°、８”は５ｉ０２膜、９ａ、９ｂはホ
トレジスト、ｌＯは５ｉｉＮ４膜である。
次に製造方法について説明する。
半絶縁性ＧａＡｓ基板１にイオン注入法を用いてシリコ
ンイオンを注入した後、熱処理することによりチャネル
領域となる活性層２を形成する（第１２図（ａ））。
ンイオンを注入した後、熱処理することによりチャネル
領域となる活性層２を形成する（第１２図（ａ））。
そして活性層２の表面に第１の絶縁膜としてＳｉＯ□膜
８を、Ｓｔｏ、膜８上に第２の絶縁膜としてＳｉ、Ｎ４
１０膜をＰ Ｖ Ｄ （Ｐｌａｓｍａ ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ）を用いて形成する（第１２図（ｂ）
）。
８を、Ｓｔｏ、膜８上に第２の絶縁膜としてＳｉ、Ｎ４
１０膜をＰ Ｖ Ｄ （Ｐｌａｓｍａ ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ）を用いて形成する（第１２図（ｂ）
）。
実施例ではＳｉｎ、膜８の膜厚は４０００人、５１３Ｎ
４膜１０の膜厚は１０００人で距＠Ｉ！は２ａｍである
。Ｓｔｏｗ膜８，５ｉｓＮｎ膜１０を選択イオン注入の
マスクとしてシリコン・イオンを注入し、砒素雰囲気中
で熱処理し、高濃度ｎ型半導体層を形成し、ソース領域
４．ドレイン領域５とする（第１２図（Ｃ））。
４膜１０の膜厚は１０００人で距＠Ｉ！は２ａｍである
。Ｓｔｏｗ膜８，５ｉｓＮｎ膜１０を選択イオン注入の
マスクとしてシリコン・イオンを注入し、砒素雰囲気中
で熱処理し、高濃度ｎ型半導体層を形成し、ソース領域
４．ドレイン領域５とする（第１２図（Ｃ））。
次にソース領域４側のＳｉＯ□膜８．Ｓｉ３Ｎ４膜１０
をホトレジスト９ａで覆い（第１２図（ｄ）） 、弗酸
（ＨＦ）系の腐食液でＳｉｎ、膜８をドレイン領域５側
から０．８μｍエツチングし、Ｓ ｉ Ｏを膜８°とす
る（第１２図（ｅ）） 、このときＳ ｋ ３ Ｎａ膜
ｌＯはエツチングされない。
をホトレジスト９ａで覆い（第１２図（ｄ）） 、弗酸
（ＨＦ）系の腐食液でＳｉｎ、膜８をドレイン領域５側
から０．８μｍエツチングし、Ｓ ｉ Ｏを膜８°とす
る（第１２図（ｅ）） 、このときＳ ｋ ３ Ｎａ膜
ｌＯはエツチングされない。
そして、ホトレジスト膜９ａを除去し、ｓｔｏ、Ｌ膜８
゛をソース・ドレイン領域側から再びＨＦ系の腐食液で
０．４μｍエツチングし、５ＩＯｔ膜８”の長さｌｏは
０．８ａｍとなる（第１２図（ｆ））。
゛をソース・ドレイン領域側から再びＨＦ系の腐食液で
０．４μｍエツチングし、５ＩＯｔ膜８”の長さｌｏは
０．８ａｍとなる（第１２図（ｆ））。
次に３１３Ｎ４膜１０を除去し、ホトレジスト９ｂを塗
布し、酸素プラズマにさらして５ｉｏｔ膜８”の表面を
露出せしめてＨＦ系の腐食液でＳ＋ｏｔ膜８゛全８゛す
る（第１２図（沿）。
布し、酸素プラズマにさらして５ｉｏｔ膜８”の表面を
露出せしめてＨＦ系の腐食液でＳ＋ｏｔ膜８゛全８゛す
る（第１２図（沿）。
そしてホトレジスト膜をマスクとしてリフトオフ法を用
い、アルミニウム等からなるゲート電極３を形成する（
第１２図（ｈｌ）。
い、アルミニウム等からなるゲート電極３を形成する（
第１２図（ｈｌ）。
通常の写真食刻法とリフトオフ法を用いＡＬＩ−Ｑｅか
らなるオーミック電極をソース領域４及びドレイン領域
５上に形成し、ソース電極６及びドレイン電極７とし、
第１１図の電界効果トランジスタを得る（第１２図（１
））。
らなるオーミック電極をソース領域４及びドレイン領域
５上に形成し、ソース電極６及びドレイン電極７とし、
第１１図の電界効果トランジスタを得る（第１２図（１
））。
第１１図より明らかのようにこの方法ではソース領域４
．ドレイン領域５はゲート電極３に対して非対象で、か
つソース領域４とゲート電極２９との間には一定の間隔
を設けることができるので、ゲート・ドレイン間耐圧を
高く保持できることは勿論、上記の第７図及び第９図の
従来例のようにゲート電極３とソース領域４がショート
してしまうこともなく、またゲート・ソース間容量Ｃｇ
ｓも小さくできるので、最小雑音指数の小さい電界効果
トランジスタを形成できる。
．ドレイン領域５はゲート電極３に対して非対象で、か
つソース領域４とゲート電極２９との間には一定の間隔
を設けることができるので、ゲート・ドレイン間耐圧を
高く保持できることは勿論、上記の第７図及び第９図の
従来例のようにゲート電極３とソース領域４がショート
してしまうこともなく、またゲート・ソース間容量Ｃｇ
ｓも小さくできるので、最小雑音指数の小さい電界効果
トランジスタを形成できる。
しかしながら、従来の第１０図（ａ）〜（ｆ）及び第１
２図（ａ）〜り１）に示す製造方法では、ともに写真食
刻法によりゲート電極上に絶縁膜を介してホトレジスト
膜を形成する工程を含んでいるので、写真食刻法のアラ
イメント技術の精度が問題となってくる。−船釣に、こ
のようなアライメント技術の精度は±０．５μｍである
ため、しきい値電圧をある一定の電圧に決め、その値に
基づいて設計上のゲート長を予め決めておいたとしても
ゲート長は設定値どおりにはほとんど形成できない。特
にトランジスタの高速化及び高周波化のためにゲート長
を短縮して１μｍ程度にしたい場合、上述したアライメ
ント技術の精度からゲート長は０．５〜１．５μｍにま
で変化する可能性がある。一般に、トランジスタのしき
い値とゲート長には第１４図のような関係が成り立ち、
図に示すようにゲート長を短くするとしきい値電圧はマ
イナスの方にずれ、ショートチャネル効果を引き起こす
。このショートチャネル効果は特にゲート長が１μｍ以
下の領域で顕著に見られ、ゲート長の微細化に問題が生
じてくる。
２図（ａ）〜り１）に示す製造方法では、ともに写真食
刻法によりゲート電極上に絶縁膜を介してホトレジスト
膜を形成する工程を含んでいるので、写真食刻法のアラ
イメント技術の精度が問題となってくる。−船釣に、こ
のようなアライメント技術の精度は±０．５μｍである
ため、しきい値電圧をある一定の電圧に決め、その値に
基づいて設計上のゲート長を予め決めておいたとしても
ゲート長は設定値どおりにはほとんど形成できない。特
にトランジスタの高速化及び高周波化のためにゲート長
を短縮して１μｍ程度にしたい場合、上述したアライメ
ント技術の精度からゲート長は０．５〜１．５μｍにま
で変化する可能性がある。一般に、トランジスタのしき
い値とゲート長には第１４図のような関係が成り立ち、
図に示すようにゲート長を短くするとしきい値電圧はマ
イナスの方にずれ、ショートチャネル効果を引き起こす
。このショートチャネル効果は特にゲート長が１μｍ以
下の領域で顕著に見られ、ゲート長の微細化に問題が生
じてくる。
また、上記第１２図（ａ）〜（１）に示す従来の電界効
果トランジスタの製造方法では、ゲート電極３の形成方
法としては、予め絶縁膜８“でゲート電極の形状を形成
しておき（第１２図（ｆ））、ホトレジス１−Ｍ９ｂを
塗布し、ＨＦ系の腐食液でＳＩＯ。
果トランジスタの製造方法では、ゲート電極３の形成方
法としては、予め絶縁膜８“でゲート電極の形状を形成
しておき（第１２図（ｆ））、ホトレジス１−Ｍ９ｂを
塗布し、ＨＦ系の腐食液でＳＩＯ。
膜８′を除去しく第１２図ｆｇ））、このホトレジスト
膜９ｂをマスクとしてリフトオフ法により形成する方法
を用いているので、このゲート電極３の材料としてはそ
の融点が、ホトレジスト９ｂの上に蒸着してもホトレジ
スト９ｂが融解してしまわない程度の温度である必要が
ある。そのため、この方法で形成できるゲート電極３は
その材質がＰｔ （融点１７７２℃）、Ａ１（融点６６
０．４℃）等のもの、あるいはそれ以下の融点を有する
ものが適しており、ｐｔよりも高融点のＷ（融点３３８
７℃）等は使用できず、さらにＷＳｔ等は融点が高いば
かりでなく化合物であるので蒸着が難しく使用できない
という問題点があった。
膜９ｂをマスクとしてリフトオフ法により形成する方法
を用いているので、このゲート電極３の材料としてはそ
の融点が、ホトレジスト９ｂの上に蒸着してもホトレジ
スト９ｂが融解してしまわない程度の温度である必要が
ある。そのため、この方法で形成できるゲート電極３は
その材質がＰｔ （融点１７７２℃）、Ａ１（融点６６
０．４℃）等のもの、あるいはそれ以下の融点を有する
ものが適しており、ｐｔよりも高融点のＷ（融点３３８
７℃）等は使用できず、さらにＷＳｔ等は融点が高いば
かりでなく化合物であるので蒸着が難しく使用できない
という問題点があった。
また、５ｔｏｔ膜８”をＨＦ系で除去するのはＨＦ系の
エツチングレートが速いため制御性が悪いという問題も
生じていた。
エツチングレートが速いため制御性が悪いという問題も
生じていた。
この発明は上記のような種々の問題点を解消するために
なされたもので、ゲート・ドレイン間耐圧を高く保持し
たまま、ソース抵抗、ゲー日氏抗。
なされたもので、ゲート・ドレイン間耐圧を高く保持し
たまま、ソース抵抗、ゲー日氏抗。
及びゲート・ソース間容量を低減することのできる、高
精度の高融点金属セルファラインゲート型の電界効果ト
ランジスタ及びその製造方法を提供することを目的とす
る。
精度の高融点金属セルファラインゲート型の電界効果ト
ランジスタ及びその製造方法を提供することを目的とす
る。
この発明に係る電界効果トランジスタ及びその製造方法
は、半絶縁性基板上に形成した活性層上に高融点金属シ
リサイド層、層間高融点金属膜及び第１の絶縁膜を順次
形成し、この３層膜をゲートパターン形成用のレジスト
マスクを用いて同一のエツチング条件で一度に、あるい
は各層それぞれ異なるエツチング条件で一層ずつバター
ニングし、イオン注入、及びアニールを行って高濃度ド
ーピングソース・ドレイン層を形成し、基板上全面に第
２の絶縁膜を被着して基板に対して斜めの方向性を持っ
た反応性イオンによりこの第２の絶縁膜をゲート電極の
片方のみに残すようにエツチングするか、あるいはゲー
ト電極の片方の側壁を覆うように基板上に第２の絶縁膜
を被着し、第１及び第２の絶縁膜をマスクに前記高融点
金属シリサイド膜を片側のみサイドエツチングしてオフ
セット構造のゲート電極を形成するようにしたものであ
る。
は、半絶縁性基板上に形成した活性層上に高融点金属シ
リサイド層、層間高融点金属膜及び第１の絶縁膜を順次
形成し、この３層膜をゲートパターン形成用のレジスト
マスクを用いて同一のエツチング条件で一度に、あるい
は各層それぞれ異なるエツチング条件で一層ずつバター
ニングし、イオン注入、及びアニールを行って高濃度ド
ーピングソース・ドレイン層を形成し、基板上全面に第
２の絶縁膜を被着して基板に対して斜めの方向性を持っ
た反応性イオンによりこの第２の絶縁膜をゲート電極の
片方のみに残すようにエツチングするか、あるいはゲー
ト電極の片方の側壁を覆うように基板上に第２の絶縁膜
を被着し、第１及び第２の絶縁膜をマスクに前記高融点
金属シリサイド膜を片側のみサイドエツチングしてオフ
セット構造のゲート電極を形成するようにしたものであ
る。
また、本発明に係る電界効果トランジスタ及びその製造
方法は、上記のように形成したオフセット構造のゲート
電極上の絶縁膜を除去し、基板全面上に第２のホトレジ
ストａを塗布し、この第２のホトレジスト膜を第１の絶
縁膜が露出するまでエッチバックして第１の絶縁膜を除
去し、ゲート電極である高融点金属シリサイド層上に低
延金属層を被着して形成するようにしたものである。
方法は、上記のように形成したオフセット構造のゲート
電極上の絶縁膜を除去し、基板全面上に第２のホトレジ
ストａを塗布し、この第２のホトレジスト膜を第１の絶
縁膜が露出するまでエッチバックして第１の絶縁膜を除
去し、ゲート電極である高融点金属シリサイド層上に低
延金属層を被着して形成するようにしたものである。
この発明においては、ゲートソース領域間距離を従来ど
おり保持し、ゲート電極をオフセット構造とし、ゲート
・ソース間距離に比べてゲート・ドレイン領域間距離を
長くしたので、ソース抵抗。
おり保持し、ゲート電極をオフセット構造とし、ゲート
・ソース間距離に比べてゲート・ドレイン領域間距離を
長くしたので、ソース抵抗。
ゲート・ソース間容量を低く保持したままゲート・ドレ
イン間耐圧を上げることができ、最小雑音指数が小さく
高利得で高性能な電界効果トランジスタを提供できる。
イン間耐圧を上げることができ、最小雑音指数が小さく
高利得で高性能な電界効果トランジスタを提供できる。
また、本発明によれば、上記オフセント構造のゲート電
極上に低抵抗金属層を設けるようにしたので、ソース抵
抗、ゲート・ソース間容量を低く保持したままゲート・
ドレイン間耐圧を上げることができるとともに、ゲート
抵抗をも低減でき、特に、高周波領域で高性能な電界効
果トランジスタを提供できる。
極上に低抵抗金属層を設けるようにしたので、ソース抵
抗、ゲート・ソース間容量を低く保持したままゲート・
ドレイン間耐圧を上げることができるとともに、ゲート
抵抗をも低減でき、特に、高周波領域で高性能な電界効
果トランジスタを提供できる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の第１の実施例を示す電界効果トランジ
スタの断面図、第２図（ａｌ〜０１は第１図の装置の製
造方法を示す工程断面図であり、図において、ｌは半絶
縁性ＧａＡｓ基板、２は活性層、３は高濃度ドレイン領
域５よりも高濃度ソース領域４に接近するように形成さ
れたタングステンシリサイドよりなるゲート電極、６．
７はそれぞれＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕ
よりなるソース電極、ドレイン電極、８はＳｉＯ□から
なる第１の絶縁膜、９はホトレジスト、ｔｏ、１０ａは
５ｉＯＮあるいはＳｉ、Ｎ、からなる第２の絶縁膜、１
３は低濃度拡散層、１４は高融点金属膜である。
スタの断面図、第２図（ａｌ〜０１は第１図の装置の製
造方法を示す工程断面図であり、図において、ｌは半絶
縁性ＧａＡｓ基板、２は活性層、３は高濃度ドレイン領
域５よりも高濃度ソース領域４に接近するように形成さ
れたタングステンシリサイドよりなるゲート電極、６．
７はそれぞれＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕ
よりなるソース電極、ドレイン電極、８はＳｉＯ□から
なる第１の絶縁膜、９はホトレジスト、ｔｏ、１０ａは
５ｉＯＮあるいはＳｉ、Ｎ、からなる第２の絶縁膜、１
３は低濃度拡散層、１４は高融点金属膜である。
次に製造方法について説明する。
まず、半絶縁性ＧａＡｓ基板１上にＳｉイオンを３０に
ｅＶ、 ２．３ Ｘ Ｉ Ｑ １２ｃｍ−”の条件で選
択的にイオン注入し、アルシン雰囲気中で８００℃、１
５〜４５分アニールを行い、活性ＪＩ２を形成する（第
２図（ａ））。
ｅＶ、 ２．３ Ｘ Ｉ Ｑ １２ｃｍ−”の条件で選
択的にイオン注入し、アルシン雰囲気中で８００℃、１
５〜４５分アニールを行い、活性ＪＩ２を形成する（第
２図（ａ））。
次に、ＧａＡｓ基板１全面にスパッタまたは蒸着などの
方法によりタングステンシリサイド（以下、ＷＳｌｘと
略す）等の高融点金属シリサイド膜３を２０００〜４０
００人堆積し、続いて同様の方法を用いてタングステン
等の高融点金属膜１５を約１００人の厚さに形成し、さ
らにプラズマＣＶＤにより第１の絶縁膜である５ｉＯ２
Ｂを５０００人堆積し、ゲート電極をホトレジスト９で
パターニングする（第２図（ｂ））。
方法によりタングステンシリサイド（以下、ＷＳｌｘと
略す）等の高融点金属シリサイド膜３を２０００〜４０
００人堆積し、続いて同様の方法を用いてタングステン
等の高融点金属膜１５を約１００人の厚さに形成し、さ
らにプラズマＣＶＤにより第１の絶縁膜である５ｉＯ２
Ｂを５０００人堆積し、ゲート電極をホトレジスト９で
パターニングする（第２図（ｂ））。
さらに、ホトレジスト９をマスクとしてＳ１０□８をＣ
ＨＦ、とＯｚの混合ガスを用いた反応性イオンエツチン
グにより異方性エツチングを行い、次に高融点金属膜１
５及びＷＳｉｘ等の高融点金属シリサイド膜３をＣＦ、
と０□の反応性イオンエツチングにより異方性エツチン
グし、さらにドライエツチングの残渣処理として酸処理
を行い、ゲート電極３を形成する（第２図（Ｃ））。
ＨＦ、とＯｚの混合ガスを用いた反応性イオンエツチン
グにより異方性エツチングを行い、次に高融点金属膜１
５及びＷＳｉｘ等の高融点金属シリサイド膜３をＣＦ、
と０□の反応性イオンエツチングにより異方性エツチン
グし、さらにドライエツチングの残渣処理として酸処理
を行い、ゲート電極３を形成する（第２図（Ｃ））。
次にＷＳｉｘ３．高融点金属膜１５．及びＳｔＯ□８を
マスクにＳｉイオンを注入し低濃度拡散層１３を形成し
く第２図ｆｄ））、基板全面に５ｉＯＮあるいはＳｉ、
Ｎ、よりなる絶縁膜１０ａを薄く形成し、Ｓｉイオンを
６０Ｋ ｅＶ、 １．ＯＸ １０Ｉ３Ｃ…ｉの条件でイ
オン注入し、アルシン雰囲気中で８００℃、３０分のア
ニールを行い、高濃度ソース領域４と高濃度ドレイン領
域５を形成する。このとき、高融点金属膜１５は膜厚が
薄いため、アニール時の熱により下側の高融点金属シリ
サイド３と反応してシリサイド化される（第２図（ｅ）
）。
マスクにＳｉイオンを注入し低濃度拡散層１３を形成し
く第２図ｆｄ））、基板全面に５ｉＯＮあるいはＳｉ、
Ｎ、よりなる絶縁膜１０ａを薄く形成し、Ｓｉイオンを
６０Ｋ ｅＶ、 １．ＯＸ １０Ｉ３Ｃ…ｉの条件でイ
オン注入し、アルシン雰囲気中で８００℃、３０分のア
ニールを行い、高濃度ソース領域４と高濃度ドレイン領
域５を形成する。このとき、高融点金属膜１５は膜厚が
薄いため、アニール時の熱により下側の高融点金属シリ
サイド３と反応してシリサイド化される（第２図（ｅ）
）。
次に、ＧａＡｓ基板１上にプラズマＣＶＤにより、第２
の絶縁膜である５ｉＯＮあるいはＳｔユＮ４１０を３０
００人堆積する（第２図（ｆｌ）−次に第２図（ｇ）に
示すようにＧａＡｓ基板１に斜め方向から入射するＣＨ
Ｆ２とＯｔの反応性イオン流に、よって第２の絶縁膜１
０を高濃度ソース領域４側のＷＳｉｘ３の側壁のみに残
すようにエツチングを行う。この場合、ｓｔｏ、ｓは２
度アニールされるため、エツチング速度はアニール前よ
りも３倍程度遅くなっている。このため、第２の絶縁膜
５ｉＯＮ１０の第１の絶縁膜５ｔｏｚａに対する選択比
は６以上と十分大きく、ｓｉｏ□８のパターンシフトは
ない。
の絶縁膜である５ｉＯＮあるいはＳｔユＮ４１０を３０
００人堆積する（第２図（ｆｌ）−次に第２図（ｇ）に
示すようにＧａＡｓ基板１に斜め方向から入射するＣＨ
Ｆ２とＯｔの反応性イオン流に、よって第２の絶縁膜１
０を高濃度ソース領域４側のＷＳｉｘ３の側壁のみに残
すようにエツチングを行う。この場合、ｓｔｏ、ｓは２
度アニールされるため、エツチング速度はアニール前よ
りも３倍程度遅くなっている。このため、第２の絶縁膜
５ｉＯＮ１０の第１の絶縁膜５ｔｏｚａに対する選択比
は６以上と十分大きく、ｓｉｏ□８のパターンシフトは
ない。
さらに、第２図（ｈ）に示すように５ｉＯＮｌＯをマス
クとしてＳＦ、やＣＦ４ ＋Ｏ□の混合ガスの反応性イ
オンにより高濃度ドレイン領域５側からのみＷＳｉｘ３
をアンダーカットエツチングし、所望のゲート長に加工
する。本実施例でははじめのゲート長に対して約４割程
度をアンダーカットエツチングするようにしている０次
に弗酸水溶液によりＳｉＯ□８と５ｉＯＮ１０を除去す
る。
クとしてＳＦ、やＣＦ４ ＋Ｏ□の混合ガスの反応性イ
オンにより高濃度ドレイン領域５側からのみＷＳｉｘ３
をアンダーカットエツチングし、所望のゲート長に加工
する。本実施例でははじめのゲート長に対して約４割程
度をアンダーカットエツチングするようにしている０次
に弗酸水溶液によりＳｉＯ□８と５ｉＯＮ１０を除去す
る。
さらにソース領域４及びドレイン領域５上に蒸着リフト
オフ法により、下層から５００人ＡｕＧｅ層、２００人
のＮ ｉＪＩ、 ２０００人のＡｕ層からなる３層構造
のＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕ層を被着し
、その後４００℃、５分の熱処理を行うことによりオー
ミックコンタクトをさせてソース電極６及びドレイン電
極７を形成する（第２図（１））、この結果、第１図に
示すような構造をもつ電界効果トランジスタが得られる
。
オフ法により、下層から５００人ＡｕＧｅ層、２００人
のＮ ｉＪＩ、 ２０００人のＡｕ層からなる３層構造
のＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕ層を被着し
、その後４００℃、５分の熱処理を行うことによりオー
ミックコンタクトをさせてソース電極６及びドレイン電
極７を形成する（第２図（１））、この結果、第１図に
示すような構造をもつ電界効果トランジスタが得られる
。
また、第３図（ａｌ〜（Ｃ）は上記第１の実施例の他の
製造方法についての各主要工程の断面図である。
製造方法についての各主要工程の断面図である。
第３図（ａ）に至るまでの工程は第２図（ａｌ〜（ｅ）
と同様であり、第２図（１１＋１の工程からソース領域
４及びドレイン領域５の形成のために使用した５ＩＯＮ
からなる絶縁膜１０ａを取り除き、さらに斜めの方向か
ら蒸着、もしくは基板印加バイアスのない電子サイクロ
トロン共鳴（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ
Ｒ−−ｅｓｏｎａｎｃｅ ；ＥＣＲ）を用いたプラズマ
ＣＶＤによって５ｉＯＮ１０を高濃度ソース領域４側の
側壁のみに堆積させる（第３図（ａ））。基板印加バイ
アスのないＥＣＲを用いたプラズマＣＶＤでは、基板に
バイアスをかけないので、プラズマ中のイオンはまわり
込むことなく真直ぐな方向で基板に蒸着し、第３図（ａ
ｌに示すようにソース領域４の片側のみに絶縁膜１０を
堆積させることができる。
と同様であり、第２図（１１＋１の工程からソース領域
４及びドレイン領域５の形成のために使用した５ＩＯＮ
からなる絶縁膜１０ａを取り除き、さらに斜めの方向か
ら蒸着、もしくは基板印加バイアスのない電子サイクロ
トロン共鳴（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ
Ｒ−−ｅｓｏｎａｎｃｅ ；ＥＣＲ）を用いたプラズマ
ＣＶＤによって５ｉＯＮ１０を高濃度ソース領域４側の
側壁のみに堆積させる（第３図（ａ））。基板印加バイ
アスのないＥＣＲを用いたプラズマＣＶＤでは、基板に
バイアスをかけないので、プラズマ中のイオンはまわり
込むことなく真直ぐな方向で基板に蒸着し、第３図（ａ
ｌに示すようにソース領域４の片側のみに絶縁膜１０を
堆積させることができる。
この後、前述の製造方法と同様に５ＩＯＮ１０をマスク
にＷＳｉｘ３を高濃度ドレイン領域５側のみアンダーカ
ットエツチングする（第３図（ｂ））。
にＷＳｉｘ３を高濃度ドレイン領域５側のみアンダーカ
ットエツチングする（第３図（ｂ））。
その後、ＳｉＯ□８，５ＩＯＮＩＯを除去し、ソース電
極６．ドレイン電極７を形成することによっても第１図
に示すようなオフセットゲート構造を有する電界効果ト
ランジスタが得られる。
極６．ドレイン電極７を形成することによっても第１図
に示すようなオフセットゲート構造を有する電界効果ト
ランジスタが得られる。
このような上記第１の実施例においては、写真製版を用
いずにゲート電極３を形成したので、ホトレジスト膜の
アライメント技術の精度等の問題は全く生じず、ゲート
長のバラツキが生じることも全くなく、１μｍ以下のゲ
ートを精度良く形成できる。
いずにゲート電極３を形成したので、ホトレジスト膜の
アライメント技術の精度等の問題は全く生じず、ゲート
長のバラツキが生じることも全くなく、１μｍ以下のゲ
ートを精度良く形成できる。
また、上記のゲート電極の製造方法は、前述の従来例（
第１２図（ｆ）〜（ｈｌ参照）に示したように予め絶縁
膜でゲートのパターンを形成しておき、後にリフトオフ
法で絶縁膜をゲート電極材料で置き換えて形成している
のではなく、初めからゲート電極材料そのものでゲート
電極部を形成しているので、ゲート電極材料としてはｐ
ｔやＡ１やＭ。
第１２図（ｆ）〜（ｈｌ参照）に示したように予め絶縁
膜でゲートのパターンを形成しておき、後にリフトオフ
法で絶縁膜をゲート電極材料で置き換えて形成している
のではなく、初めからゲート電極材料そのものでゲート
電極部を形成しているので、ゲート電極材料としてはｐ
ｔやＡ１やＭ。
Ｓｌは勿論、これら以上の融点を有するＷやＷＳｉやＷ
Ｎ等の高融点金属シリサイドも十分適用することができ
る。
Ｎ等の高融点金属シリサイドも十分適用することができ
る。
また、上記のゲートパターンの製造方法によれば、Ｇａ
Ａｓ半導体基板ｌ上に高融点金属シリサイド層３を形成
した後その上に眉間高融点金属膜１５及び第１の絶縁膜
８を順次形成し、その後ＧａＡｓ半導体基板１上の３層
膜をパターンニングするようにしたので、ドライエツチ
ングによる高融点金属シリサイド膜３と絶縁膜８との界
面の異常エツチングを防止できるとともに、ドライエツ
チングの後処理で酸を用いる場合に界面部の絶縁膜８の
異常エツチングを防止でき、また、これによりドライエ
ツチングにより高融点金属シリサイド膜３を高精度に加
工できる。
Ａｓ半導体基板ｌ上に高融点金属シリサイド層３を形成
した後その上に眉間高融点金属膜１５及び第１の絶縁膜
８を順次形成し、その後ＧａＡｓ半導体基板１上の３層
膜をパターンニングするようにしたので、ドライエツチ
ングによる高融点金属シリサイド膜３と絶縁膜８との界
面の異常エツチングを防止できるとともに、ドライエツ
チングの後処理で酸を用いる場合に界面部の絶縁膜８の
異常エツチングを防止でき、また、これによりドライエ
ツチングにより高融点金属シリサイド膜３を高精度に加
工できる。
また、ゲート電極３をオフセットゲート構造とし、ソー
スｊｌ域４とゲート電極３との間に一定の微小間隔をも
たせ、また、ゲート電極３とドレイン領域６との間にも
距離をもたせるような構成としたので、ソース抵抗、ソ
ース・ゲート間容量を低減でき、また、ゲート・ドレイ
ン間耐圧は高く保持できるようになり、少数雑音指数が
小さい高利得の電界効果トランジスタを提供できる。
スｊｌ域４とゲート電極３との間に一定の微小間隔をも
たせ、また、ゲート電極３とドレイン領域６との間にも
距離をもたせるような構成としたので、ソース抵抗、ソ
ース・ゲート間容量を低減でき、また、ゲート・ドレイ
ン間耐圧は高く保持できるようになり、少数雑音指数が
小さい高利得の電界効果トランジスタを提供できる。
また、第４図は本発明の第２の実施例に係る電界効果ト
ランジスタを示す断面図であり、これは高融点金属ゲー
ト上に低抵抗金属層を有する電界効果トランジスタであ
る０図において、第１図と同一符号は同一部分を示し、
１１はＴｉ（１００人）／ Ｍｏ （３００人） ／
Ａ ｕ （３０００人）からなる低抵抗金属層である
。
ランジスタを示す断面図であり、これは高融点金属ゲー
ト上に低抵抗金属層を有する電界効果トランジスタであ
る０図において、第１図と同一符号は同一部分を示し、
１１はＴｉ（１００人）／ Ｍｏ （３００人） ／
Ａ ｕ （３０００人）からなる低抵抗金属層である
。
以下、本装置の製造方法を第５図（ａ）〜（ｆ）に示す
主要工程の断面図に従って説明する。
主要工程の断面図に従って説明する。
第５図（ａ）に至るまでの製造工程は第２図（ａｌ〜（
ｈ）。
ｈ）。
もしくは第３図（ａ）〜（ｂ）の製造工程と同一である
。
。
本実施例では第２図（ｈ）または第３図中）の工程より
、弗酸水溶液により５ｉＯＮ１０を選択除去する。
、弗酸水溶液により５ｉＯＮ１０を選択除去する。
この場合、５ｉｏｔａはアニール処理されているため、
弗酸に対するエツチングレートは５ＩＯＮ１０の約１／
１０と低く、殆どエツチングされない（第５図（ａ））
。
弗酸に対するエツチングレートは５ＩＯＮ１０の約１／
１０と低く、殆どエツチングされない（第５図（ａ））
。
次にホトレジスト１２を半絶縁性ＧａＡｓ基板１全面に
塗布する（第５図（ｂ））。
塗布する（第５図（ｂ））。
さらにＯ！の反応性イオンエツチングによりホトレジス
ト１２を５ｉＯｚ８が露出する迄エツチングする（第５
図（Ｃ））。
ト１２を５ｉＯｚ８が露出する迄エツチングする（第５
図（Ｃ））。
次に第５図（ｄ）に示すように弗酸水溶液によりＳｉ０
．を除去する。さらニＴ ｉ （１００人） ／Ｍ
。
．を除去する。さらニＴ ｉ （１００人） ／Ｍ
。
（３００人） ／Ａｕ （３０００人）よりなる低抵抗
金属層１１を蒸着リフトオフ法でＷＳｉｘ３上に被着さ
せる（第５図（ｅ））。
金属層１１を蒸着リフトオフ法でＷＳｉｘ３上に被着さ
せる（第５図（ｅ））。
この後、ソース電極６及びドレイン電極７を形成するこ
とにより低抵抗でかつオフセ・ノドゲートを有する電界
効果トランジスタを得ることができる。
とにより低抵抗でかつオフセ・ノドゲートを有する電界
効果トランジスタを得ることができる。
このような上記第２の実施例においても、上記第１の実
施例による種々の効果と同様の効果が得られることは勿
論、高融点金属シリサイド層３上に金等の低抵抗金属層
１１を被着したので、ゲート電極３の抵抗を大きく低減
でき、従って第１の実施例の電界効果トランジスタでは
使用周波数の上限は２〜３ＧＨｚ程度であるのに対し、
本第２の実施例では〜１５ＧＨｚ程度まで上昇でき、高
周波領域での使用に有効である。
施例による種々の効果と同様の効果が得られることは勿
論、高融点金属シリサイド層３上に金等の低抵抗金属層
１１を被着したので、ゲート電極３の抵抗を大きく低減
でき、従って第１の実施例の電界効果トランジスタでは
使用周波数の上限は２〜３ＧＨｚ程度であるのに対し、
本第２の実施例では〜１５ＧＨｚ程度まで上昇でき、高
周波領域での使用に有効である。
また、以下の表１に通常のセルファラインＦＥＴと本第
２の実施例の金を付着させたＦＥＴとの種々の周波数に
対する利得と最小雑音指数の値を示す。本第２の実施例
では高周波領域帯での使用に対しても最小雑音指数を低
減でき、高利得が得られることが明らかである。
２の実施例の金を付着させたＦＥＴとの種々の周波数に
対する利得と最小雑音指数の値を示す。本第２の実施例
では高周波領域帯での使用に対しても最小雑音指数を低
減でき、高利得が得られることが明らかである。
表１
〔発明の効果〕
以上のようにこの発明によれば、高融点金属シリサイド
よりなるゲート電極をオフセット構造となるように形成
したので、ソース抵抗、ゲート・ソース間容量を低く、
しかもゲート・ドレイン耐圧は高くできるので、最小雑
音指数を低減でき、利得の大きい高性能な電界効果トラ
ンジスタを提供できる。
よりなるゲート電極をオフセット構造となるように形成
したので、ソース抵抗、ゲート・ソース間容量を低く、
しかもゲート・ドレイン耐圧は高くできるので、最小雑
音指数を低減でき、利得の大きい高性能な電界効果トラ
ンジスタを提供できる。
また、本発明によれば、オフセット構造を有する高融点
金属シリサイドからなるゲート電極上に低抵抗金属層を
形成するようにしたので、ソース抵抗、ゲート・ソース
間容量、及びゲート抵抗を低減でき、しかも、ゲート・
ドレイン耐圧は高く保持できるので、高周波領域帯にお
いても最小雑音指数を低減できる、高利得で高性能な電
界効果トランジスタを提供できる。
金属シリサイドからなるゲート電極上に低抵抗金属層を
形成するようにしたので、ソース抵抗、ゲート・ソース
間容量、及びゲート抵抗を低減でき、しかも、ゲート・
ドレイン耐圧は高く保持できるので、高周波領域帯にお
いても最小雑音指数を低減できる、高利得で高性能な電
界効果トランジスタを提供できる。
第１図は本発明の第１の実施例による電界効果トランジ
スタを示す断面図、第２図＋ａｌ〜（ｊ）、及び第３図
（ａｌ〜（Ｃ１は第１図の電界効果トランジスタの製造
方法を示す各主要工程の断面図、第４図は本発明の第２
の実施例による電界効果トランジスタの断面図、第５図
ｆａ）〜（ｆ）は第４図の電界効果トランジスタの製造
方法を示す各主要工程の断面図、第６図（ａ）はＧａＡ
ｓＦＥＴの等価回路を示す図、第６図（ｂ）はＧａＡｓ
ＦＥＴの概略構造と構造から発生する回路定数を示す図
、第７図は第１の従来例の電界効果トランジスタを示す
断面図、第８図（ａ）〜（ｄ）は第７図の電界効果トラ
ンジスタの製造方法を示す工程断面図、第９図は第２の
従来例の電界効果トランジスタを示す断面図、第１０図
（ａ）〜（ｆ）は第９図の電界効果トランジスタの製造
方法を示す工程断面図、第１１図は第３の従来例による
電界効果トランジスタを示す断面図、第１２図（ａ）〜
（１）は第１１図の電界効果トランジスタの製造方法を
示す工程断面図、第１３図はアニールを行った時の高濃
度拡散層の拡散状態を示す図、第１４図は電界効果トラ
ンジスタのゲート長としきい値との関係を示す図である
。 １は半絶縁性ＧａＡｓ基板、２は活性層、３はタングス
テンシリサイド（ＷＳｌｘ）等の高融点金属シリサイド
層、４は高濃度ソース領域、５は高濃度ドレイン領域、
６はソース電極、７はドレ第 イン電極、８は第１の絶縁膜（ＳｉＯｔ）、９はホトレ
ジスト、１０は第２の絶縁膜（ＳｉＯＮあるいは３１３
Ｎａ ） 、１１は低抵抗金属Ｎ（Ｔｉ／Ｍｏ／Ａｕ
） 、ｌ ２はホトレジスト、１３は低濃度拡散層、１
４は高融点金属膜、１５はソース電極、１６はゲート電
橋、１７はドレイン電極である。 なお図中同一符号は同−又は相当部分を示す。
スタを示す断面図、第２図＋ａｌ〜（ｊ）、及び第３図
（ａｌ〜（Ｃ１は第１図の電界効果トランジスタの製造
方法を示す各主要工程の断面図、第４図は本発明の第２
の実施例による電界効果トランジスタの断面図、第５図
ｆａ）〜（ｆ）は第４図の電界効果トランジスタの製造
方法を示す各主要工程の断面図、第６図（ａ）はＧａＡ
ｓＦＥＴの等価回路を示す図、第６図（ｂ）はＧａＡｓ
ＦＥＴの概略構造と構造から発生する回路定数を示す図
、第７図は第１の従来例の電界効果トランジスタを示す
断面図、第８図（ａ）〜（ｄ）は第７図の電界効果トラ
ンジスタの製造方法を示す工程断面図、第９図は第２の
従来例の電界効果トランジスタを示す断面図、第１０図
（ａ）〜（ｆ）は第９図の電界効果トランジスタの製造
方法を示す工程断面図、第１１図は第３の従来例による
電界効果トランジスタを示す断面図、第１２図（ａ）〜
（１）は第１１図の電界効果トランジスタの製造方法を
示す工程断面図、第１３図はアニールを行った時の高濃
度拡散層の拡散状態を示す図、第１４図は電界効果トラ
ンジスタのゲート長としきい値との関係を示す図である
。 １は半絶縁性ＧａＡｓ基板、２は活性層、３はタングス
テンシリサイド（ＷＳｌｘ）等の高融点金属シリサイド
層、４は高濃度ソース領域、５は高濃度ドレイン領域、
６はソース電極、７はドレ第 イン電極、８は第１の絶縁膜（ＳｉＯｔ）、９はホトレ
ジスト、１０は第２の絶縁膜（ＳｉＯＮあるいは３１３
Ｎａ ） 、１１は低抵抗金属Ｎ（Ｔｉ／Ｍｏ／Ａｕ
） 、ｌ ２はホトレジスト、１３は低濃度拡散層、１
４は高融点金属膜、１５はソース電極、１６はゲート電
橋、１７はドレイン電極である。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）半絶縁性基板上に、高融点金属シリサイドゲート
をイオン注入のマスクとして自己整合的に形成された高
濃度ドーピング層を有する電界効果トランジスタにおい
て、 高融点金属ゲートとソース領域となる高濃度ドーピング
層との距離が、ドレイン領域となる高濃度ドーピング層
との距離よりも短いことを特徴とする電界効果トランジ
スタ。 - （２）半絶縁性基板上に、高融点金属シリサイドゲート
をイオン注入のマスクとして自己整合的に形成された高
濃度ドーピング層を有する電界効果トランジスタにおい
て、 高融点金属ゲートとソース領域となる高濃度ドーピング
層との距離が、ドレイン領域となる高濃度ドーピング層
との距離よりも短く、かつ上記高融点シリサイドゲート
上に低抵抗金属層を有することを特徴とする電界効果ト
ランジスタ。 - （３）高融点シリサイドから成るオフセットゲートを有
する電界効果トランジスタの製造方法において、 半絶縁性基板上に形成した活性層上に高融点金属シリサ
イド層、層間高融点金属膜及び第１の絶縁膜を順次形成
する第１の工程と、 前記３層膜をゲートパターン形成用のレジストマスクを
用いて同一のエッチング条件で一度に、あるいは各層そ
れぞれ異なるエッチング条件で一層ずつパターニングす
る第２の工程と、 イオン注入、及びアニールを行って高濃度ドーピングソ
ース・ドレイン層を形成する第３の工程と、 該基板上全面に第２の絶縁膜を被着し、基板に対して斜
めの方向性を持った反応性イオンにより前記第２の絶縁
膜を前記ゲート電極の片方のみに残すようにエッチング
するか、あるいは前記基板上に前記ゲート電極の片方の
側壁を覆うように第２の絶縁膜を被着する第４の工程と
、 前記第１及び第２の絶縁膜をマスクに前記高融点金属シ
リサイド膜を片側のみサイドエッチングする第５の工程
と、 前記第１及び第２の絶縁膜を除去し、ソース電極及びド
レイン電極を形成する第６の工程とを含むことを特徴と
する電界効果トランジスタの製造方法。 - （４）高融点シリサイド層と低抵抗金属層とから成るオ
フセットゲートを有する電界効果トランジスタの製造方
法において、 半絶縁性基板上に形成した活性層上に高融点金属シリサ
イド層、層間高融点金属膜及び第１の絶縁膜を順次形成
する第１の工程と、 前記３層膜をゲートパターン形成用の第１のホトレジス
ト膜をマスクとして、同一のエッチング条件で一度に、
あるいは各層それぞれ異なるエッチング条件で一層ずつ
パターニングする第２の工程と、 イオン注入、及びアニールを行って高濃度ドーピングソ
ース・ドレイン層を形成する第３の工程と、 該基板上全面に第２の絶縁膜を被着し、基板に対して斜
めの方向性を持った反応性イオンにより前記第２の絶縁
膜を前記ゲート電極の片方のみに残すようにエッチング
するか、あるいは前記基板上に前記ゲート電極の片方の
側壁を覆うように第２の絶縁膜を被着する第４の工程と
、 前記第１及び第２の絶縁膜をマスクに前記高融点金属シ
リサイド膜を片側のみサイドエッチングする第５の工程
と、 前記第２の絶縁膜を除去し、基板全面上に第２のホトレ
ジスト膜を塗布し、該第２のホトレジスト膜を第１の絶
縁膜が露出するまでエッチバックする第６の工程と、 前記第１の絶縁膜を除去し、前記高融点金属シリサイド
層上に低抵抗金属層を被着する第７の工程と、 前記第２のホトレジスト膜を除去し、ソース電極及びド
レイン電極を形成する第８の工程とを含むことを特徴と
する電界効果トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146278A JPH022142A (ja) | 1988-06-13 | 1988-06-13 | 電界効果トランジスタ及びその製造方法 |
| US07/357,536 US4997779A (en) | 1988-06-13 | 1989-05-26 | Method of making asymmetrical gate field effect transistor |
| FR8907802A FR2632775B1 (fr) | 1988-06-13 | 1989-06-13 | Transistor a effet de champ et procede de fabrication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146278A JPH022142A (ja) | 1988-06-13 | 1988-06-13 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022142A true JPH022142A (ja) | 1990-01-08 |
Family
ID=15404107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146278A Pending JPH022142A (ja) | 1988-06-13 | 1988-06-13 | 電界効果トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4997779A (ja) |
| JP (1) | JPH022142A (ja) |
| FR (1) | FR2632775B1 (ja) |
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| US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
| US5151374A (en) * | 1991-07-24 | 1992-09-29 | Industrial Technology Research Institute | Method of forming a thin film field effect transistor having a drain channel junction that is spaced from the gate electrode |
| FR2686734B1 (fr) * | 1992-01-24 | 1994-03-11 | Thomson Composants Microondes | Procede de realisation d'un transistor. |
| JP2689888B2 (ja) * | 1993-12-30 | 1997-12-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
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| JP3270278B2 (ja) * | 1994-12-15 | 2002-04-02 | 東芝電子エンジニアリング株式会社 | 半導体装置及びその製造方法 |
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| JPS57128071A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect type semiconductor device and manufacture thereof |
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| JPS6286869A (ja) * | 1985-10-14 | 1987-04-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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| JPH0671009B2 (ja) * | 1985-12-04 | 1994-09-07 | ソニー株式会社 | 半導体装置の製造方法 |
-
1988
- 1988-06-13 JP JP63146278A patent/JPH022142A/ja active Pending
-
1989
- 1989-05-26 US US07/357,536 patent/US4997779A/en not_active Expired - Fee Related
- 1989-06-13 FR FR8907802A patent/FR2632775B1/fr not_active Expired - Lifetime
Patent Citations (5)
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| JPS59155173A (ja) * | 1983-02-24 | 1984-09-04 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製法 |
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| JPS61194781A (ja) * | 1985-02-23 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2632775A1 (fr) | 1989-12-15 |
| FR2632775B1 (fr) | 1996-05-31 |
| US4997779A (en) | 1991-03-05 |
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