JP2000195872A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
Abstract
(57)【要約】
【課題】 製造工程を大幅に増加することなく、ショッ
トキー接合部の耐圧低下を抑止しつつ、発展型ＢＰ−Ｌ
ＤＤ構造のＭＥＳＦＥＴを形成しうる半導体装置及びそ
の製造方法を提供する。 【解決手段】 半導体基板１０上に、ゲート電極２２
と、ゲート電極２２の上面に形成され、ゲート電極２２
の縁部から庇状に張り出した庇部分を有する無機材料よ
りなる庇膜１８ａとを形成する工程と、ゲート電極２２
をマスクとして、及び、庇部分をスルー膜として不純物
をイオン注入し、庇部分の直下の半導体基板１０に拡散
層２６を形成し、庇膜１８ａが形成されていない領域の
半導体基板１０に拡散層２６よりも不純物濃度が高く深
い拡散層２８を形成する工程とを有する。
トキー接合部の耐圧低下を抑止しつつ、発展型ＢＰ−Ｌ
ＤＤ構造のＭＥＳＦＥＴを形成しうる半導体装置及びそ
の製造方法を提供する。 【解決手段】 半導体基板１０上に、ゲート電極２２
と、ゲート電極２２の上面に形成され、ゲート電極２２
の縁部から庇状に張り出した庇部分を有する無機材料よ
りなる庇膜１８ａとを形成する工程と、ゲート電極２２
をマスクとして、及び、庇部分をスルー膜として不純物
をイオン注入し、庇部分の直下の半導体基板１０に拡散
層２６を形成し、庇膜１８ａが形成されていない領域の
半導体基板１０に拡散層２６よりも不純物濃度が高く深
い拡散層２８を形成する工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体基板
を用いた電界効果型の半導体装置及びその製造方法に関
する。
を用いた電界効果型の半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】高融点金属をゲート電極材料に用いた自
己整合型ＭＥＳＦＥＴは、その製造工程が比較的簡単で
あり、また、熱的にも安定な構造である。このため、自
己整合形ＭＥＳＦＥＴは化合物半導体集積回路に広く適
用されており、ＧａＡｓゲートアレイ、携帯電話等の移
動体通信器用の増幅用ＩＣ、光通信用ＩＣが製品化され
ている。
己整合型ＭＥＳＦＥＴは、その製造工程が比較的簡単で
あり、また、熱的にも安定な構造である。このため、自
己整合形ＭＥＳＦＥＴは化合物半導体集積回路に広く適
用されており、ＧａＡｓゲートアレイ、携帯電話等の移
動体通信器用の増幅用ＩＣ、光通信用ＩＣが製品化され
ている。
【０００３】近年の情報通信の発達から、より高速動作
が可能なＩＣが要求されている。高速化には使用されて
いるＦＥＴのゲート長を短くすることが一つの有効な手
段であるが、ゲート長の短縮に伴い、いわゆる短チャネ
ル効果が発生する虞がある。このため、ゲート長に短縮
にあたっては短チャネル効果の抑制を考慮しつつデバイ
ス設計を行う必要がある。
が可能なＩＣが要求されている。高速化には使用されて
いるＦＥＴのゲート長を短くすることが一つの有効な手
段であるが、ゲート長の短縮に伴い、いわゆる短チャネ
ル効果が発生する虞がある。このため、ゲート長に短縮
にあたっては短チャネル効果の抑制を考慮しつつデバイ
ス設計を行う必要がある。
【０００４】そこで、化合物半導体ＭＥＳＦＥＴにおい
ては、埋め込みＰ層（Burried P layer）を採用した単
純な構造から、ＬＤＤ（Lightly Doped Drain）構造を
追加したＢＰ−ＬＤＤ構造を採用するようになってきて
いる。しかし、ゲート長が０．２μｍといった更なる短
チャネル化の要求に対して、従来のＢＰ−ＬＤＤ構造で
は短チャネル効果の抑制が不十分になってきている。そ
こで、ＢＰ−ＬＤＤ構造のいわゆるｎ′層とチャネル層
との間に両者の中間のキャリア濃度をもつｎ″層を追加
した構造が検討されている（以下、この構造を発展型Ｂ
Ｐ−ＬＤＤ構造という）。
ては、埋め込みＰ層（Burried P layer）を採用した単
純な構造から、ＬＤＤ（Lightly Doped Drain）構造を
追加したＢＰ−ＬＤＤ構造を採用するようになってきて
いる。しかし、ゲート長が０．２μｍといった更なる短
チャネル化の要求に対して、従来のＢＰ−ＬＤＤ構造で
は短チャネル効果の抑制が不十分になってきている。そ
こで、ＢＰ−ＬＤＤ構造のいわゆるｎ′層とチャネル層
との間に両者の中間のキャリア濃度をもつｎ″層を追加
した構造が検討されている（以下、この構造を発展型Ｂ
Ｐ−ＬＤＤ構造という）。
【０００５】従来の発展型ＢＰ−ＬＤＤ構造を有する化
合物半導体ＭＥＳＦＥＴの製造方法について図１４及び
図１５を用いて説明する。図１４及び図１５は従来の半
導体装置の製造方法を示す工程断面図である。まず、Ｇ
ａＡｓ基板１００のＭＥＳＦＥＴ形成領域に、アクセプ
タ不純物であるＭｇ（マグネシウム）と、ドナー不純物
であるＳｉ（シリコン）とをイオン注入し、Ｍｇ注入層
よりなる埋め込みＰ層１０２と、Ｓｉ注入層よりなるｎ
形チャネル層１０４とを形成する。
合物半導体ＭＥＳＦＥＴの製造方法について図１４及び
図１５を用いて説明する。図１４及び図１５は従来の半
導体装置の製造方法を示す工程断面図である。まず、Ｇ
ａＡｓ基板１００のＭＥＳＦＥＴ形成領域に、アクセプ
タ不純物であるＭｇ（マグネシウム）と、ドナー不純物
であるＳｉ（シリコン）とをイオン注入し、Ｍｇ注入層
よりなる埋め込みＰ層１０２と、Ｓｉ注入層よりなるｎ
形チャネル層１０４とを形成する。
【０００６】次いで、全面に、例えばスパッタリング法
によりＷＳｉ（タングステンシリサイド）膜を堆積して
パターニングし、ＷＳｉ膜よりなるゲート電極１０６を
形成する（図１４（ａ））。次いで、通常のリソグラフ
ィー技術によりＭＥＳＦＥＴの形成領域以外を覆うレジ
スト１０８を形成する。
によりＷＳｉ（タングステンシリサイド）膜を堆積して
パターニングし、ＷＳｉ膜よりなるゲート電極１０６を
形成する（図１４（ａ））。次いで、通常のリソグラフ
ィー技術によりＭＥＳＦＥＴの形成領域以外を覆うレジ
スト１０８を形成する。
【０００７】次いで、レジスト１０８及びゲート電極１
０６をマスクとしてＳｉをイオン注入し、ＧａＡｓ基板
１００中に、ｎ″層１１０を形成する（図１４
（ｂ））。次いで、レジスト１０８を除去した後に、全
面に、例えばＣＶＤ法によりＳｉＮ（窒化シリコン）膜
を堆積し、ＳｉＮ膜よりなるスルー膜１１２を形成す
る。次いで、通常のリソグラフィー技術によりＭＥＳＦ
ＥＴの形成領域以外を覆うレジスト１１４を形成する。
０６をマスクとしてＳｉをイオン注入し、ＧａＡｓ基板
１００中に、ｎ″層１１０を形成する（図１４
（ｂ））。次いで、レジスト１０８を除去した後に、全
面に、例えばＣＶＤ法によりＳｉＮ（窒化シリコン）膜
を堆積し、ＳｉＮ膜よりなるスルー膜１１２を形成す
る。次いで、通常のリソグラフィー技術によりＭＥＳＦ
ＥＴの形成領域以外を覆うレジスト１１４を形成する。
【０００８】次いで、レジスト１１４、ゲート電極１０
６、ゲート電極１０６の側壁に形成されたスルー膜１１
２をマスクとしてＳｉをイオン注入し、ゲート電極１０
６の端部からスルー膜１１２の膜厚に対応する距離だけ
離間して形成されたｎ′層１１６を形成する（図１４
（ｃ））。次いで、全面に絶縁膜を堆積してエッチバッ
クし、ゲート電極１０６の側壁に、スルー膜１１２の膜
厚よりも厚い幅を有する側壁絶縁膜１１８を形成する。
６、ゲート電極１０６の側壁に形成されたスルー膜１１
２をマスクとしてＳｉをイオン注入し、ゲート電極１０
６の端部からスルー膜１１２の膜厚に対応する距離だけ
離間して形成されたｎ′層１１６を形成する（図１４
（ｃ））。次いで、全面に絶縁膜を堆積してエッチバッ
クし、ゲート電極１０６の側壁に、スルー膜１１２の膜
厚よりも厚い幅を有する側壁絶縁膜１１８を形成する。
【０００９】次いで、通常のリソグラフィー技術により
ＭＥＳＦＥＴの形成領域以外を覆うレジスト１２０を形
成する。次いで、レジスト１２０、ゲート電極１０６、
側壁絶縁膜１１８をマスクとしてＳｉをイオン注入し、
ゲート電極１０６の側壁から側壁絶縁膜１１８の幅に対
応する距離だけ離間して形成されたｎ+層１２２を形成
する（図１５（ａ））。
ＭＥＳＦＥＴの形成領域以外を覆うレジスト１２０を形
成する。次いで、レジスト１２０、ゲート電極１０６、
側壁絶縁膜１１８をマスクとしてＳｉをイオン注入し、
ゲート電極１０６の側壁から側壁絶縁膜１１８の幅に対
応する距離だけ離間して形成されたｎ+層１２２を形成
する（図１５（ａ））。
【００１０】次いで、側壁絶縁膜１１８を除去した後、
不純物の活性化のための熱処理を行う。次いで、ｎ+層
１２２上にオーミック電極１２４を形成し、ＭＥＳＦＥ
Ｔを完成する（図１５（ｂ））。こうして、ソース／ド
レイン拡散層が、ｎ″層１１０、ｎ′層１１６、ｎ+層
１２２により構成された発展型ＢＰ−ＬＤＤ構造を有す
るＭＥＳＦＥＴが形成されていた。
不純物の活性化のための熱処理を行う。次いで、ｎ+層
１２２上にオーミック電極１２４を形成し、ＭＥＳＦＥ
Ｔを完成する（図１５（ｂ））。こうして、ソース／ド
レイン拡散層が、ｎ″層１１０、ｎ′層１１６、ｎ+層
１２２により構成された発展型ＢＰ−ＬＤＤ構造を有す
るＭＥＳＦＥＴが形成されていた。
【００１１】また、特開昭５７−１５３４７４号公報に
は、ＬＤＤ構造を形成する技術の一つとして、一回のイ
オン注入で異なるキャリアプロファイルを有する２つの
拡散層を同時に形成する技術が提案されている。この方
法は、レジストをマスクとしてゲート電極をパターニン
グする際に、レジストよりも幅が狭くなるようにゲート
電極を加工してゲート電極上にレジストよりなる庇構造
体を形成し、この状態でイオン注入を行うことにより、
庇構造体下部のゲート電極近傍には浅く、庇構造体から
離れた領域では深く注入不純物が導入されるようにする
ものである。
は、ＬＤＤ構造を形成する技術の一つとして、一回のイ
オン注入で異なるキャリアプロファイルを有する２つの
拡散層を同時に形成する技術が提案されている。この方
法は、レジストをマスクとしてゲート電極をパターニン
グする際に、レジストよりも幅が狭くなるようにゲート
電極を加工してゲート電極上にレジストよりなる庇構造
体を形成し、この状態でイオン注入を行うことにより、
庇構造体下部のゲート電極近傍には浅く、庇構造体から
離れた領域では深く注入不純物が導入されるようにする
ものである。
【００１２】庇構造体を用いたＭＥＳＦＥＴの製造方法
を図１６及び図１７を用いて説明する。図１６及び図１
７は従来の他の半導体装置の製造方法を示す工程断面図
である。まず、ＧａＡｓ基板１００のＭＥＳＦＥＴ形成
領域に、アクセプタ不純物であるＭｇと、ドナー不純物
であるＳｉとをイオン注入し、Ｍｇ注入層よりなる埋め
込みＰ層１０２と、Ｓｉ注入層よりなるｎ形チャネル層
１０４とを形成する。
を図１６及び図１７を用いて説明する。図１６及び図１
７は従来の他の半導体装置の製造方法を示す工程断面図
である。まず、ＧａＡｓ基板１００のＭＥＳＦＥＴ形成
領域に、アクセプタ不純物であるＭｇと、ドナー不純物
であるＳｉとをイオン注入し、Ｍｇ注入層よりなる埋め
込みＰ層１０２と、Ｓｉ注入層よりなるｎ形チャネル層
１０４とを形成する。
【００１３】次いで、全面に、例えばスパッタリング法
によりＷＳｉ膜１２６を堆積する（図１６（ａ））。次
いで、通常のリソグラフィー技術により、ＷＳｉ膜１２
６上に、ゲート電極を形成するためのパターンを有する
レジストを形成する。次いで、レジストをマスクとし
て、ＧａＡｓ基板１００に対して水平方向にもエッチン
グが進行する条件でＷＳｉ膜１２６をドライエッチング
する。こうして、ＷＳｉ膜１２６よりなり、その上部が
レジストよりなる庇構造体１２８により覆われたゲート
電極１０６を形成する（図１６（ｂ））。
によりＷＳｉ膜１２６を堆積する（図１６（ａ））。次
いで、通常のリソグラフィー技術により、ＷＳｉ膜１２
６上に、ゲート電極を形成するためのパターンを有する
レジストを形成する。次いで、レジストをマスクとし
て、ＧａＡｓ基板１００に対して水平方向にもエッチン
グが進行する条件でＷＳｉ膜１２６をドライエッチング
する。こうして、ＷＳｉ膜１２６よりなり、その上部が
レジストよりなる庇構造体１２８により覆われたゲート
電極１０６を形成する（図１６（ｂ））。
【００１４】次いで、庇構造体１２８、ゲート電極１０
６をマスクとしてＳｉをイオン注入する。この際、ゲー
ト電極１０６には庇構造体１２８が形成されているた
め、庇構造体１２８下部のゲート電極１０６の端部近傍
に注入されるイオンの加速エネルギー及びドーズ量は実
質的に低減される。このため、庇構造体１２８下部のゲ
ート電極１０６近傍には、濃度が低く浅いｎ′層１１６
と、濃度が高く深いｎ+層１２２が形成される（図１６
（ｃ））。
６をマスクとしてＳｉをイオン注入する。この際、ゲー
ト電極１０６には庇構造体１２８が形成されているた
め、庇構造体１２８下部のゲート電極１０６の端部近傍
に注入されるイオンの加速エネルギー及びドーズ量は実
質的に低減される。このため、庇構造体１２８下部のゲ
ート電極１０６近傍には、濃度が低く浅いｎ′層１１６
と、濃度が高く深いｎ+層１２２が形成される（図１６
（ｃ））。
【００１５】次いで、通常のリソグラフィー技術によ
り、素子領域を覆い、素子分離領域を露出するレジスト
１３０を形成する。次いで、レジスト１３０をマスクと
してｐ形不純物をイオン注入し、素子分離層１３２を形
成する（図１７（ａ））。次いで、ｎ+層１２２上にオ
ーミック電極１２４を形成し、ＭＥＳＦＥＴを完成する
（図１７（ｂ））。
り、素子領域を覆い、素子分離領域を露出するレジスト
１３０を形成する。次いで、レジスト１３０をマスクと
してｐ形不純物をイオン注入し、素子分離層１３２を形
成する（図１７（ａ））。次いで、ｎ+層１２２上にオ
ーミック電極１２４を形成し、ＭＥＳＦＥＴを完成する
（図１７（ｂ））。
【００１６】こうして、ソース／ドレイン拡散層が、
ｎ′層１１６、ｎ+層１２２により構成されたＢＰ−Ｌ
ＤＤ構造を有するＭＥＳＦＥＴが少ない工程数で形成さ
れていた。また、短チャネル効果を抑制するためには、
チャネル層を薄層化することが有効である。スケーリン
グ則に従ってチャネル層を薄層化するには、ｎ′層やｎ
+層の薄層化をも図る必要がある。しかしながら、これ
ら拡散層の薄層化を行うと、ソース−ドレイン間の電流
が流れる領域の断面積が小さくなるため、抵抗値が増大
してチャネルコンダクタンスＧｍが向上せず、短チャネ
ル化によるＦＥＴの性能向上が不十分になることが想定
される。
ｎ′層１１６、ｎ+層１２２により構成されたＢＰ−Ｌ
ＤＤ構造を有するＭＥＳＦＥＴが少ない工程数で形成さ
れていた。また、短チャネル効果を抑制するためには、
チャネル層を薄層化することが有効である。スケーリン
グ則に従ってチャネル層を薄層化するには、ｎ′層やｎ
+層の薄層化をも図る必要がある。しかしながら、これ
ら拡散層の薄層化を行うと、ソース−ドレイン間の電流
が流れる領域の断面積が小さくなるため、抵抗値が増大
してチャネルコンダクタンスＧｍが向上せず、短チャネ
ル化によるＦＥＴの性能向上が不十分になることが想定
される。
【００１７】その一方、抵抗値を低減すべく各注入層の
不純物濃度を高濃度化すると、ＭＥＳＦＥＴではシリコ
ンＬＳＩで使用されているＭＯＳ構造とは異なりゲート
電極が直接基板に接する構造であるため、基板表面のキ
ャリア濃度を高くするとゲート電極と基板との間にリー
ク電流が生じ、良好なショットキー特性を保てなくな
る。特に、ドレイン側の逆方向耐圧を維持することはＦ
ＥＴの特性上重要な課題である。
不純物濃度を高濃度化すると、ＭＥＳＦＥＴではシリコ
ンＬＳＩで使用されているＭＯＳ構造とは異なりゲート
電極が直接基板に接する構造であるため、基板表面のキ
ャリア濃度を高くするとゲート電極と基板との間にリー
ク電流が生じ、良好なショットキー特性を保てなくな
る。特に、ドレイン側の逆方向耐圧を維持することはＦ
ＥＴの特性上重要な課題である。
【００１８】そこで、図１８に示すように、ゲート電極
１０６とｎ′層１０６との間に所定のオフセット領域１
３４を設けたオフセット構造のＭＥＳＦＥＴを構成し、
リーク電流を低減し、耐圧の向上を図ることが検討され
ている。また、短チャネル化に伴い、ゲート電極断面積
の縮小による抵抗増大も問題となってくる。低抵抗化を
図るため、ショットキー接合を形成する高融点金属上に
Ａｕ（金）などの低抵抗層を形成したＴ型ゲート構造が
検討されている。Ｔ型ゲート構造の一般的な形成方法と
しては、ゲート電極形成後、レジスト等の有機膜、或い
はＯＣＤなどの平坦化膜をスピン塗布して膜を形成し、
エッチバックによりゲート電極上部を露出させ、露出部
分に電界メッキ、無電界メッキ、選択ＣＶＤ、蒸着／リ
フトオフなどによって低抵抗層を形成する方法が知られ
ている。
１０６とｎ′層１０６との間に所定のオフセット領域１
３４を設けたオフセット構造のＭＥＳＦＥＴを構成し、
リーク電流を低減し、耐圧の向上を図ることが検討され
ている。また、短チャネル化に伴い、ゲート電極断面積
の縮小による抵抗増大も問題となってくる。低抵抗化を
図るため、ショットキー接合を形成する高融点金属上に
Ａｕ（金）などの低抵抗層を形成したＴ型ゲート構造が
検討されている。Ｔ型ゲート構造の一般的な形成方法と
しては、ゲート電極形成後、レジスト等の有機膜、或い
はＯＣＤなどの平坦化膜をスピン塗布して膜を形成し、
エッチバックによりゲート電極上部を露出させ、露出部
分に電界メッキ、無電界メッキ、選択ＣＶＤ、蒸着／リ
フトオフなどによって低抵抗層を形成する方法が知られ
ている。
【００１９】
【発明が解決しようとする課題】しかしながら、図１４
及び図１５に示す従来の発展型ＢＰ−ＬＤＤ構造の半導
体装置の製造方法は、ソース／ドレイン拡散層を構成す
るｎ″層１１０、ｎ′層１１６、ｎ+層１２２をそれぞ
れ別々に形成するため、製造工程が長くなり、製造コス
トを増大する要因となっていた。
及び図１５に示す従来の発展型ＢＰ−ＬＤＤ構造の半導
体装置の製造方法は、ソース／ドレイン拡散層を構成す
るｎ″層１１０、ｎ′層１１６、ｎ+層１２２をそれぞ
れ別々に形成するため、製造工程が長くなり、製造コス
トを増大する要因となっていた。
【００２０】また、この方法によれば、ｎ″層１１０を
形成するためにイオン注入される領域と、ｎ′層１１６
を形成するためにイオン注入される領域とが重なる領域
が必ず存在するため、この領域において基板表面の不純
物濃度が必要以上に高くなる。従って、ｎ″層１１０の
領域を大きくし、ｎ′層１１６を十分にゲート電極１０
６から離間しないと、ショットキー接合部の耐圧が低下
することとなっていた。また、ｎ″層１１０の増大は抵
抗の増加を招き、ＭＥＳＦＥＴの高速動作に影響を与え
ることとなっていた。
形成するためにイオン注入される領域と、ｎ′層１１６
を形成するためにイオン注入される領域とが重なる領域
が必ず存在するため、この領域において基板表面の不純
物濃度が必要以上に高くなる。従って、ｎ″層１１０の
領域を大きくし、ｎ′層１１６を十分にゲート電極１０
６から離間しないと、ショットキー接合部の耐圧が低下
することとなっていた。また、ｎ″層１１０の増大は抵
抗の増加を招き、ＭＥＳＦＥＴの高速動作に影響を与え
ることとなっていた。
【００２１】また、特開昭５７−１５３４７４号公報に
記載の半導体装置の製造方法によれば、図１６及び図１
７に示すように、ｎ′層１１６とｎ+層１２２とを形成
する際の注入回数を削減できるため、基板の表面濃度が
増加するという問題を回避することができる。しかしな
がら、ゲート長が０．２μｍ以下というような極めてゲ
ート長の短い領域では、短チャネル効果を抑制するため
にはチャネル層１０４の厚さを１０〜１５ｎｍ程度に、
ｎ′層１１６の厚さを４０〜５０ｎｍ程度に、ｎ″層１
１０の厚さを２０〜３０ｎｍ程度にする必要があるが、
特開昭５７−１５３４７４号公報に記載の半導体装置の
製造方法のように庇構造体１２６を用いる方法では、こ
のような拡散層の深さの制御が困難であった。すなわ
ち、拡散層の深さを上記厚さに制御するためには、庇構
造体１２６の厚さも１０ｎｍオーダーで制御する必要が
あるが、レジストによってこのように微妙な膜厚制御が
された庇構造体１２６を形成することは極めて困難であ
った。
記載の半導体装置の製造方法によれば、図１６及び図１
７に示すように、ｎ′層１１６とｎ+層１２２とを形成
する際の注入回数を削減できるため、基板の表面濃度が
増加するという問題を回避することができる。しかしな
がら、ゲート長が０．２μｍ以下というような極めてゲ
ート長の短い領域では、短チャネル効果を抑制するため
にはチャネル層１０４の厚さを１０〜１５ｎｍ程度に、
ｎ′層１１６の厚さを４０〜５０ｎｍ程度に、ｎ″層１
１０の厚さを２０〜３０ｎｍ程度にする必要があるが、
特開昭５７−１５３４７４号公報に記載の半導体装置の
製造方法のように庇構造体１２６を用いる方法では、こ
のような拡散層の深さの制御が困難であった。すなわ
ち、拡散層の深さを上記厚さに制御するためには、庇構
造体１２６の厚さも１０ｎｍオーダーで制御する必要が
あるが、レジストによってこのように微妙な膜厚制御が
された庇構造体１２６を形成することは極めて困難であ
った。
【００２２】また、特開昭５７−１５３４７４号公報に
記載の半導体装置の製造方法では、ゲート長が、レジス
トのパターンサイズとサイドエッチングの量とによって
規定されるため、ゲート長が短縮されるに伴ってゲート
長の精度を確保することが極めて困難になると想定され
る。また、特開昭５７−１５３４７４号公報に記載の半
導体装置の製造方法では、図１６（ｃ）に示すように、
ゲート電極１０６上にのみレジスト（庇構造体１２８）
を残す構造を採用する関係上、ｎ′層１１６及びｎ+層
１２２を形成する際のイオン注入は素子分離領域にも注
入されることになる。したがって、素子間を分離するた
めの素子分離層１３２を形成する工程（図１７（ａ）に
示す工程）を更に追加する必要があり、結果として、イ
オン注入の総回数は減少せず、マスク枚数も増加するた
め、製造コストの削減は望めない。
記載の半導体装置の製造方法では、ゲート長が、レジス
トのパターンサイズとサイドエッチングの量とによって
規定されるため、ゲート長が短縮されるに伴ってゲート
長の精度を確保することが極めて困難になると想定され
る。また、特開昭５７−１５３４７４号公報に記載の半
導体装置の製造方法では、図１６（ｃ）に示すように、
ゲート電極１０６上にのみレジスト（庇構造体１２８）
を残す構造を採用する関係上、ｎ′層１１６及びｎ+層
１２２を形成する際のイオン注入は素子分離領域にも注
入されることになる。したがって、素子間を分離するた
めの素子分離層１３２を形成する工程（図１７（ａ）に
示す工程）を更に追加する必要があり、結果として、イ
オン注入の総回数は減少せず、マスク枚数も増加するた
め、製造コストの削減は望めない。
【００２３】また、図１８に示す従来の半導体装置のよ
うにｎ′層１１６とゲート電極１０６との間にオフセッ
ト領域１３４を設ける構造では、ショットキー接合部の
耐圧を向上することができるが、断面積の小さいチャネ
ル長が実質的に長くなるため、ソース−ドレイン間の抵
抗が増大し、ひいてはＭＥＳＦＥＴを高速動作するうえ
での障害となっていた。抵抗増大を防止するためには、
ドレイン側だけにオフセット領域１３４を設けることが
考えられるが、短チャネル化に伴ってｎ″層１１０が必
要になってくると、従来のＢＰ−ＬＤＤ構造形成工程の
他に、オフセット形成工程、ｎ″層形成工程が別途必要
になり、大幅に工程数が増大することとなる。
うにｎ′層１１６とゲート電極１０６との間にオフセッ
ト領域１３４を設ける構造では、ショットキー接合部の
耐圧を向上することができるが、断面積の小さいチャネ
ル長が実質的に長くなるため、ソース−ドレイン間の抵
抗が増大し、ひいてはＭＥＳＦＥＴを高速動作するうえ
での障害となっていた。抵抗増大を防止するためには、
ドレイン側だけにオフセット領域１３４を設けることが
考えられるが、短チャネル化に伴ってｎ″層１１０が必
要になってくると、従来のＢＰ−ＬＤＤ構造形成工程の
他に、オフセット形成工程、ｎ″層形成工程が別途必要
になり、大幅に工程数が増大することとなる。
【００２４】また、上記従来のＴ型ゲートを有するＭＥ
ＳＦＥＴの製造方法によってＴ型ゲートを形成した場
合、庇部分の基板面からの高さが問題となる。Ｔ型の庇
部分の高さが小さくなると、寄生容量が増大し遮断周波
数ｆtが小さくなる。この高さは、ゲート電極の厚さと
エッチバック量によって制御されているが、一般にはエ
ッチバック量のウェーハ間の均一性、面内均一性は、ス
パッタリングなどによる成膜の際の膜厚ばらつきよりも
劣るため、エッチバック量のばらつきがそのままＭＥＳ
ＦＥＴのＲＦ特性のばらつきに直結することとなってい
た。
ＳＦＥＴの製造方法によってＴ型ゲートを形成した場
合、庇部分の基板面からの高さが問題となる。Ｔ型の庇
部分の高さが小さくなると、寄生容量が増大し遮断周波
数ｆtが小さくなる。この高さは、ゲート電極の厚さと
エッチバック量によって制御されているが、一般にはエ
ッチバック量のウェーハ間の均一性、面内均一性は、ス
パッタリングなどによる成膜の際の膜厚ばらつきよりも
劣るため、エッチバック量のばらつきがそのままＭＥＳ
ＦＥＴのＲＦ特性のばらつきに直結することとなってい
た。
【００２５】本発明の第１の目的は、少ない工程数で発
展型ＢＰ−ＬＤＤ構造をのＭＥＳＦＥＴを形成しうる半
導体装置及びその製造方法を提供することにある。ま
た、本発明の第２の目的は、ＭＥＳＦＥＴのショットキ
ー接合部の耐圧低下を防止しうる半導体装置及びその製
造方法を提供することにある。また、本発明の第３の目
的は、低抵抗、且つ、ＲＦ特性ばらつきの少ないＴ型ゲ
ート構造を有する半導体装置及びその製造方法を提供す
ることにある。
展型ＢＰ−ＬＤＤ構造をのＭＥＳＦＥＴを形成しうる半
導体装置及びその製造方法を提供することにある。ま
た、本発明の第２の目的は、ＭＥＳＦＥＴのショットキ
ー接合部の耐圧低下を防止しうる半導体装置及びその製
造方法を提供することにある。また、本発明の第３の目
的は、低抵抗、且つ、ＲＦ特性ばらつきの少ないＴ型ゲ
ート構造を有する半導体装置及びその製造方法を提供す
ることにある。
【００２６】
【課題を解決するための手段】上記目的は、半導体基板
上に形成されたゲート電極と、前記ゲート電極の一方の
側の前記半導体基板に形成されたソース拡散層と、前記
ゲート電極の他方の側の前記半導体基板に形成されたド
レイン拡散層とを有し、前記ドレイン拡散層は、前記ゲ
ート電極の端部から離間して形成された前記第１の拡散
層と、前記第１の拡散層に接続され、前記第１の拡散層
よりも不純物濃度が高く深い第２の拡散層と、前記第２
の拡散層に接続され、前記第２の拡散層よりも不純物濃
度が高く深い第３の拡散層とを有し、前記ソース拡散層
は、前記ゲート電極の端部近傍から外側の領域にわたっ
て形成され、前記第２の拡散層とほぼ等しい不純物濃度
及び深さを有する第４の拡散層と、前記第４の拡散層に
接続され、前記第３の拡散層とほぼ等しい不純物濃度及
び深さを有する第５の拡散層とを有することを特徴とす
る半導体装置によって達成される。
上に形成されたゲート電極と、前記ゲート電極の一方の
側の前記半導体基板に形成されたソース拡散層と、前記
ゲート電極の他方の側の前記半導体基板に形成されたド
レイン拡散層とを有し、前記ドレイン拡散層は、前記ゲ
ート電極の端部から離間して形成された前記第１の拡散
層と、前記第１の拡散層に接続され、前記第１の拡散層
よりも不純物濃度が高く深い第２の拡散層と、前記第２
の拡散層に接続され、前記第２の拡散層よりも不純物濃
度が高く深い第３の拡散層とを有し、前記ソース拡散層
は、前記ゲート電極の端部近傍から外側の領域にわたっ
て形成され、前記第２の拡散層とほぼ等しい不純物濃度
及び深さを有する第４の拡散層と、前記第４の拡散層に
接続され、前記第３の拡散層とほぼ等しい不純物濃度及
び深さを有する第５の拡散層とを有することを特徴とす
る半導体装置によって達成される。
【００２７】また、上記目的は、半導体基板上に形成さ
れたゲート電極と、前記ゲート電極の一方の側の前記半
導体基板に形成されたソース拡散層と、前記ゲート電極
の他方の側の前記半導体基板に形成されたドレイン拡散
層とを有し、前記ゲート電極上に形成され、前記ゲート
電極の縁部から庇状に張り出した庇部分を有する導電性
材料よりなる庇膜と、前記庇膜上に形成された電極層と
を有し、前記ゲート電極、前記庇膜及び前記電極層によ
り、Ｔ型ゲート電極が構成されていることを特徴とする
半導体装置によっても達成される。
れたゲート電極と、前記ゲート電極の一方の側の前記半
導体基板に形成されたソース拡散層と、前記ゲート電極
の他方の側の前記半導体基板に形成されたドレイン拡散
層とを有し、前記ゲート電極上に形成され、前記ゲート
電極の縁部から庇状に張り出した庇部分を有する導電性
材料よりなる庇膜と、前記庇膜上に形成された電極層と
を有し、前記ゲート電極、前記庇膜及び前記電極層によ
り、Ｔ型ゲート電極が構成されていることを特徴とする
半導体装置によっても達成される。
【００２８】また、上記の半導体装置において、前記ソ
ース拡散層及び前記ドレイン拡散層は、前記ゲート電極
の端部近傍から外側の領域にわたって形成された第１の
拡散層と、前記第１の拡散層に接続され、前記第１の拡
散層よりも不純物濃度が高く深い第２の拡散層と、前記
第２の拡散層に接続され、前記第２の拡散層よりも不純
物濃度が高く深い第３の拡散層とをそれぞれ有するよう
にしてもよい。
ース拡散層及び前記ドレイン拡散層は、前記ゲート電極
の端部近傍から外側の領域にわたって形成された第１の
拡散層と、前記第１の拡散層に接続され、前記第１の拡
散層よりも不純物濃度が高く深い第２の拡散層と、前記
第２の拡散層に接続され、前記第２の拡散層よりも不純
物濃度が高く深い第３の拡散層とをそれぞれ有するよう
にしてもよい。
【００２９】また、上記の半導体装置において、前記ド
レイン拡散層は、前記ゲート電極の端部から離間して形
成された前記第１の拡散層と、前記第１の拡散層に接続
され、前記第１の拡散層よりも不純物濃度が高く深い第
２の拡散層と、前記第２の拡散層に接続され、前記第２
の拡散層よりも不純物濃度が高く深い第３の拡散層とを
有し、前記ソース拡散層は、前記ゲート電極の端部近傍
から外側の領域にわたって形成され、前記第２の拡散層
とほぼ等しい不純物濃度及び深さを有する第４の拡散層
と、前記第４の拡散層に接続され、前記第３の拡散層と
ほぼ等しい不純物濃度及び深さを有する第５の拡散層と
を有するようにしてもよい。
レイン拡散層は、前記ゲート電極の端部から離間して形
成された前記第１の拡散層と、前記第１の拡散層に接続
され、前記第１の拡散層よりも不純物濃度が高く深い第
２の拡散層と、前記第２の拡散層に接続され、前記第２
の拡散層よりも不純物濃度が高く深い第３の拡散層とを
有し、前記ソース拡散層は、前記ゲート電極の端部近傍
から外側の領域にわたって形成され、前記第２の拡散層
とほぼ等しい不純物濃度及び深さを有する第４の拡散層
と、前記第４の拡散層に接続され、前記第３の拡散層と
ほぼ等しい不純物濃度及び深さを有する第５の拡散層と
を有するようにしてもよい。
【００３０】また、上記目的は、半導体基板上に、ゲー
ト電極と、前記ゲート電極の上面に形成され、前記ゲー
ト電極の縁部から庇状に張り出した庇部分を有する無機
材料よりなる庇膜とを形成する工程と、前記ゲート電極
をマスクとして、及び、前記庇部分をスルー膜として不
純物をイオン注入し、前記庇部分の直下の前記半導体基
板に第１の拡散層を形成し、前記庇膜が形成されていな
い領域の前記半導体基板に前記第１の拡散層よりも不純
物濃度が高く深い第２の拡散層を形成する工程とを有す
ることを特徴とする半導体装置の製造方法によっても達
成される。
ト電極と、前記ゲート電極の上面に形成され、前記ゲー
ト電極の縁部から庇状に張り出した庇部分を有する無機
材料よりなる庇膜とを形成する工程と、前記ゲート電極
をマスクとして、及び、前記庇部分をスルー膜として不
純物をイオン注入し、前記庇部分の直下の前記半導体基
板に第１の拡散層を形成し、前記庇膜が形成されていな
い領域の前記半導体基板に前記第１の拡散層よりも不純
物濃度が高く深い第２の拡散層を形成する工程とを有す
ることを特徴とする半導体装置の製造方法によっても達
成される。
【００３１】また、上記の半導体装置の製造方法におい
て、前記第１の拡散層及び前記第２の拡散層を形成する
工程の後に、前記ゲート電極の少なくとも側部に前記庇
部分の幅よりも広い幅を有するマスク膜を形成する工程
と、前記マスク膜をマスクとして不純物をイオン注入
し、前記第２の拡散層よりも不純物濃度が高く深い第３
の拡散層を形成する工程とを更に有するようにしてもよ
い。
て、前記第１の拡散層及び前記第２の拡散層を形成する
工程の後に、前記ゲート電極の少なくとも側部に前記庇
部分の幅よりも広い幅を有するマスク膜を形成する工程
と、前記マスク膜をマスクとして不純物をイオン注入
し、前記第２の拡散層よりも不純物濃度が高く深い第３
の拡散層を形成する工程とを更に有するようにしてもよ
い。
【００３２】また、上記の半導体装置の製造方法におい
て、前記第１の拡散層及び前記第２の拡散層を形成する
工程では、前記半導体基板の法線方向から所定の角度傾
けて前記不純物をイオン注入し、前記ゲート電極と前記
第１の拡散層との間に所定のオフセットを設けるように
してもよい。また、上記の半導体装置の製造方法におい
て、前記第１の拡散層及び前記第２の拡散層を形成する
工程では、前記ゲート電極の一方の側に、前記ゲート電
極の端部近傍から外側の領域にわたって形成された前記
第２の拡散層を形成し、前記ゲート電極の他方の側に、
前記ゲート電極の端部から前記所定のオフセットを開け
て形成された前記第１の拡散層及び前記第２の拡散層を
形成するようにしてもよい。
て、前記第１の拡散層及び前記第２の拡散層を形成する
工程では、前記半導体基板の法線方向から所定の角度傾
けて前記不純物をイオン注入し、前記ゲート電極と前記
第１の拡散層との間に所定のオフセットを設けるように
してもよい。また、上記の半導体装置の製造方法におい
て、前記第１の拡散層及び前記第２の拡散層を形成する
工程では、前記ゲート電極の一方の側に、前記ゲート電
極の端部近傍から外側の領域にわたって形成された前記
第２の拡散層を形成し、前記ゲート電極の他方の側に、
前記ゲート電極の端部から前記所定のオフセットを開け
て形成された前記第１の拡散層及び前記第２の拡散層を
形成するようにしてもよい。
【００３３】また、上記の半導体装置の製造方法におい
て、前記庇膜上に電極層を形成する工程を更に行い、前
記ゲート電極、前記庇膜及び前記電極層よりなるＴ型ゲ
ート電極を形成するようにしてもよい。また、上記の半
導体装置の製造方法において、前記マスク膜を形成する
工程の前に、前記庇膜を除去する工程を更に有するよう
にしてもよい。
て、前記庇膜上に電極層を形成する工程を更に行い、前
記ゲート電極、前記庇膜及び前記電極層よりなるＴ型ゲ
ート電極を形成するようにしてもよい。また、上記の半
導体装置の製造方法において、前記マスク膜を形成する
工程の前に、前記庇膜を除去する工程を更に有するよう
にしてもよい。
【００３４】また、上記の半導体装置の製造方法におい
て、前記ゲート電極及び前記庇膜を形成する工程は、前
記半導体基板上に、前記ゲート電極となる導電膜を形成
する工程と、前記導電膜上に、フォトリソグラフィーの
際の反射を抑制する反射防止膜を形成する工程と、前記
反射防止膜上に、フォトリソグラフィーにより前記ゲー
ト電極のパターンを有する第１のレジスト膜を形成する
工程と、前記第１のレジスト膜をマスクとして前記反射
防止膜及び前記導電膜をエッチングし、前記導電膜より
なる前記ゲート電極と、前記ゲート電極上に形成された
前記反射防止膜よりなり、前記ゲート電極の縁部から庇
状に張り出した庇部分を有する前記庇膜を形成する工程
とを有するようにしてもよい。
て、前記ゲート電極及び前記庇膜を形成する工程は、前
記半導体基板上に、前記ゲート電極となる導電膜を形成
する工程と、前記導電膜上に、フォトリソグラフィーの
際の反射を抑制する反射防止膜を形成する工程と、前記
反射防止膜上に、フォトリソグラフィーにより前記ゲー
ト電極のパターンを有する第１のレジスト膜を形成する
工程と、前記第１のレジスト膜をマスクとして前記反射
防止膜及び前記導電膜をエッチングし、前記導電膜より
なる前記ゲート電極と、前記ゲート電極上に形成された
前記反射防止膜よりなり、前記ゲート電極の縁部から庇
状に張り出した庇部分を有する前記庇膜を形成する工程
とを有するようにしてもよい。
【００３５】また、上記の半導体装置の製造方法におい
て、前記第１のレジスト膜を現像するための現像液によ
って溶解する材料からなる前記反射防止膜を形成し、前
記第１のレジストの現像と同時に前記反射防止膜をパタ
ーニングするようにしてもよい。また、上記の半導体装
置の製造方法において、前記第１の拡散層及び前記第２
の拡散層を形成する工程は、前記ゲート電極及び前記庇
膜が形成された前記半導体基板上に第２のレジスト膜を
形成する工程と、前記第２のレジスト膜上に第３のレジ
スト膜を形成する工程と、前記第３のレジスト膜をフォ
トリソグラフィーによりパターニングする工程と、パタ
ーニングした前記第３のレジスト膜をマスクとして、前
記庇膜が除去されない条件で前記第２のレジスト膜をエ
ッチングする工程と、前記第２のレジスト膜、前記第３
のレジスト膜及び前記ゲート電極をマスクとして、及
び、前記庇部分をスルー膜として不純物をイオン注入す
る工程とを有するようにしてもよい。
て、前記第１のレジスト膜を現像するための現像液によ
って溶解する材料からなる前記反射防止膜を形成し、前
記第１のレジストの現像と同時に前記反射防止膜をパタ
ーニングするようにしてもよい。また、上記の半導体装
置の製造方法において、前記第１の拡散層及び前記第２
の拡散層を形成する工程は、前記ゲート電極及び前記庇
膜が形成された前記半導体基板上に第２のレジスト膜を
形成する工程と、前記第２のレジスト膜上に第３のレジ
スト膜を形成する工程と、前記第３のレジスト膜をフォ
トリソグラフィーによりパターニングする工程と、パタ
ーニングした前記第３のレジスト膜をマスクとして、前
記庇膜が除去されない条件で前記第２のレジスト膜をエ
ッチングする工程と、前記第２のレジスト膜、前記第３
のレジスト膜及び前記ゲート電極をマスクとして、及
び、前記庇部分をスルー膜として不純物をイオン注入す
る工程とを有するようにしてもよい。
【００３６】また、上記の半導体装置の製造方法におい
て、前記反射防止膜は、前記第１のレジスト膜をマスク
としてエッチングし、前記導電膜は、パターニングした
前記反射防止膜をマスクとしてエッチングするようにし
てもよい。
て、前記反射防止膜は、前記第１のレジスト膜をマスク
としてエッチングし、前記導電膜は、パターニングした
前記反射防止膜をマスクとしてエッチングするようにし
てもよい。
【００３７】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置の製造方法について図１乃至図
３を用いて説明する。図１乃至図３は本実施形態による
半導体装置の製造方法を示す工程断面図である。
施形態による半導体装置の製造方法について図１乃至図
３を用いて説明する。図１乃至図３は本実施形態による
半導体装置の製造方法を示す工程断面図である。
【００３８】まず、ＧａＡｓ基板１０上のＭＥＳＦＥＴ
形成領域に、アクセプタ不純物であるＭｇ（マグネシウ
ム）と、ドナー不純物であるＳｉ（シリコン）とをイオ
ン注入し、Ｍｇ注入層よりなる埋め込みＰ層１２と、Ｓ
ｉ注入層よりなるｎ形チャネル層１４とを形成する（図
１（ａ））。埋め込みＰ層１２を形成するためのイオン
注入は、Ｍｇイオンを、例えば、加速エネルギーを１２
０ｋｅＶ、ドーズ量を３．０×１０12ｃｍ-2としてイオ
ン注入する。また、ｎ形チャネル層１４を形成するため
のイオン注入は、Ｓｉイオンを、例えば、加速エネルギ
ーを１０ｋｅＶ、ドーズ量を２×１０13ｃｍ-2としてイ
オン注入する。
形成領域に、アクセプタ不純物であるＭｇ（マグネシウ
ム）と、ドナー不純物であるＳｉ（シリコン）とをイオ
ン注入し、Ｍｇ注入層よりなる埋め込みＰ層１２と、Ｓ
ｉ注入層よりなるｎ形チャネル層１４とを形成する（図
１（ａ））。埋め込みＰ層１２を形成するためのイオン
注入は、Ｍｇイオンを、例えば、加速エネルギーを１２
０ｋｅＶ、ドーズ量を３．０×１０12ｃｍ-2としてイオ
ン注入する。また、ｎ形チャネル層１４を形成するため
のイオン注入は、Ｓｉイオンを、例えば、加速エネルギ
ーを１０ｋｅＶ、ドーズ量を２×１０13ｃｍ-2としてイ
オン注入する。
【００３９】次いで、全面に、例えばスパッタ法によ
り、ＷＳｉ（タングステンシリサイド）膜１６を堆積す
る。ＷＳｉ膜１６は、ゲート電極となる膜である。次い
で、ＷＳｉ膜１６上に、例えばプラズマＣＶＤ法によ
り、ＳｉＮ（窒化シリコン）膜を堆積する。こうして、
ＳｉＮ膜よりなる反射防止膜１８ａを形成する（図１
（ｂ））。
り、ＷＳｉ（タングステンシリサイド）膜１６を堆積す
る。ＷＳｉ膜１６は、ゲート電極となる膜である。次い
で、ＷＳｉ膜１６上に、例えばプラズマＣＶＤ法によ
り、ＳｉＮ（窒化シリコン）膜を堆積する。こうして、
ＳｉＮ膜よりなる反射防止膜１８ａを形成する（図１
（ｂ））。
【００４０】なお、反射防止膜の膜厚は、ＷＳｉ膜１６
をパターニングする際に用いる露光装置の露光波長に対
して反射率が極小となるように選択する。例えば、反射
防止膜１８ａとしてＳｉＮ膜を用いる場合、ｉ線露光で
は約３０ｎｍ程度、ｇ線露光では約４５ｎｍとすること
ができる。反射率と反射防止膜厚との関係には周期性が
あるため、後工程で行うイオン注入の条件に合わせて適
宜膜厚及び材料を選択することが望ましい。
をパターニングする際に用いる露光装置の露光波長に対
して反射率が極小となるように選択する。例えば、反射
防止膜１８ａとしてＳｉＮ膜を用いる場合、ｉ線露光で
は約３０ｎｍ程度、ｇ線露光では約４５ｎｍとすること
ができる。反射率と反射防止膜厚との関係には周期性が
あるため、後工程で行うイオン注入の条件に合わせて適
宜膜厚及び材料を選択することが望ましい。
【００４１】また、反射防止膜としては、露光装置の露
光波長に対して反射率を低減しうる材料であるととも
に、膜厚制御性のよい無機材料を適用することが望まし
い。次いで、通常のリソグラフィー技術を用い、反射防
止膜１８ａ上に、ゲート電極をパターニングするための
レジスト２０を形成する（図１（ｃ））。この際、反射
防止膜１８ａによりハレーションが低減され、レジスト
２０の面内均一性を向上することができる。
光波長に対して反射率を低減しうる材料であるととも
に、膜厚制御性のよい無機材料を適用することが望まし
い。次いで、通常のリソグラフィー技術を用い、反射防
止膜１８ａ上に、ゲート電極をパターニングするための
レジスト２０を形成する（図１（ｃ））。この際、反射
防止膜１８ａによりハレーションが低減され、レジスト
２０の面内均一性を向上することができる。
【００４２】次いで、レジスト２０をマスクとして、反
射防止膜１８ａ及びＷＳｉ膜１６をパターニングし、上
面が反射防止膜１８ａで覆われ、ＷＳｉ膜１６よりなる
ゲート電極２２を形成する（図２（ａ））。この際、ゲ
ート電極２２上の反射防止膜１８ａがゲート電極２２の
縁部から張り出した、いわゆる庇構造が形成される条件
で反射防止膜１８ａ及びＷＳｉ膜１６をエッチングす
る。例えば、ＳＦ6ガス及びＣＨＦ3ガスとの混合ガスを
用いたＥＣＲプラズマエッチングによりＳｉＮ膜及びＷ
Ｓｉ膜をエッチングすることで、庇構造を形成しつつＷ
Ｓｉ膜１６をパターニングすることができる。ＳＦ6ガ
スとＣＨＦ3ガスとの混合比を、１：４〜１：５程度に
調整することで、レジスト２０直下のＳｉＮ膜のサイド
エッチングを僅かに抑えつつ、ＷＳｉ膜１６のサイドエ
ッチングを行うことができる。
射防止膜１８ａ及びＷＳｉ膜１６をパターニングし、上
面が反射防止膜１８ａで覆われ、ＷＳｉ膜１６よりなる
ゲート電極２２を形成する（図２（ａ））。この際、ゲ
ート電極２２上の反射防止膜１８ａがゲート電極２２の
縁部から張り出した、いわゆる庇構造が形成される条件
で反射防止膜１８ａ及びＷＳｉ膜１６をエッチングす
る。例えば、ＳＦ6ガス及びＣＨＦ3ガスとの混合ガスを
用いたＥＣＲプラズマエッチングによりＳｉＮ膜及びＷ
Ｓｉ膜をエッチングすることで、庇構造を形成しつつＷ
Ｓｉ膜１６をパターニングすることができる。ＳＦ6ガ
スとＣＨＦ3ガスとの混合比を、１：４〜１：５程度に
調整することで、レジスト２０直下のＳｉＮ膜のサイド
エッチングを僅かに抑えつつ、ＷＳｉ膜１６のサイドエ
ッチングを行うことができる。
【００４３】次いで、レジスト２０を除去した後、通常
のリソグラフィー技術により、ＭＥＳＦＥＴの形成領域
以外の領域を覆うレジスト２４を形成する。次いで、レ
ジスト２４及びゲート電極２２をマスクとして、また、
反射防止膜１８ａの庇部分をスルー膜としてＳｉイオン
をイオン注入し、ＧａＡｓ基板１０中に不純物拡散層を
形成する。この際、庇部分を貫通して注入される不純物
は、庇部分によって加速エネルギーが弱められ、ドーズ
量も減少する。したがって、庇直下のＧａＡｓ基板１０
には、他の領域よりも実質的に加速エネルギーが低くド
ーズ量が少ない条件でイオン注入がされることとなる。
のリソグラフィー技術により、ＭＥＳＦＥＴの形成領域
以外の領域を覆うレジスト２４を形成する。次いで、レ
ジスト２４及びゲート電極２２をマスクとして、また、
反射防止膜１８ａの庇部分をスルー膜としてＳｉイオン
をイオン注入し、ＧａＡｓ基板１０中に不純物拡散層を
形成する。この際、庇部分を貫通して注入される不純物
は、庇部分によって加速エネルギーが弱められ、ドーズ
量も減少する。したがって、庇直下のＧａＡｓ基板１０
には、他の領域よりも実質的に加速エネルギーが低くド
ーズ量が少ない条件でイオン注入がされることとなる。
【００４４】こうして、ゲート電極２２の端部近傍に形
成され、不純物濃度が低く浅いｎ″層２６と、ｎ″層２
６よりも不純物濃度が高く深いｎ′層２８とが同時に形
成される（図２（ｂ））。例えば、ｉ線露光用に膜厚３
０ｎｍのＳｉＮ膜によって反射防止膜１８ａを形成した
場合には、Ｓｉイオン注入を、加速エネルギー３０ｋｅ
Ｖ、ドーズ量６×１０13ｃｍ-2とすることにより、加速
エネルギー２０ｋｅＶの深さに相当するｎ″層２６を形
成することがきる。
成され、不純物濃度が低く浅いｎ″層２６と、ｎ″層２
６よりも不純物濃度が高く深いｎ′層２８とが同時に形
成される（図２（ｂ））。例えば、ｉ線露光用に膜厚３
０ｎｍのＳｉＮ膜によって反射防止膜１８ａを形成した
場合には、Ｓｉイオン注入を、加速エネルギー３０ｋｅ
Ｖ、ドーズ量６×１０13ｃｍ-2とすることにより、加速
エネルギー２０ｋｅＶの深さに相当するｎ″層２６を形
成することがきる。
【００４５】なお、本明細書にいうスルー膜とは、その
膜を貫通して下地にイオン注入を行うための膜を意味す
る。スルー膜を通してイオン注入を行うことにより、注
入イオンの加速エネルギー及びドーズ量を他の領域より
も実質的に低減する効果がある。次いで、レジスト２４
及び反射防止膜１８ａを除去した後、全面に絶縁膜を堆
積してエッチバックし、ゲート電極２２の側壁に、反射
防止膜１８ａの庇よりも幅のある側壁絶縁膜３０を形成
する（図２（ｃ））。なお、反射防止膜は弗酸系の水溶
液を用いたウェット処理により除去することができる。
膜を貫通して下地にイオン注入を行うための膜を意味す
る。スルー膜を通してイオン注入を行うことにより、注
入イオンの加速エネルギー及びドーズ量を他の領域より
も実質的に低減する効果がある。次いで、レジスト２４
及び反射防止膜１８ａを除去した後、全面に絶縁膜を堆
積してエッチバックし、ゲート電極２２の側壁に、反射
防止膜１８ａの庇よりも幅のある側壁絶縁膜３０を形成
する（図２（ｃ））。なお、反射防止膜は弗酸系の水溶
液を用いたウェット処理により除去することができる。
【００４６】次いで、通常のリソグラフィー技術によ
り、ＭＥＳＦＥＴの形成領域以外の領域を覆うレジスト
３２を形成する。次いで、レジスト３２、ゲート電極２
２、側壁絶縁膜３０をマスクとしてＳｉイオンをイオン
注入し、ｎ+層３４を形成する（図３（ａ））。ｎ+層３
４を形成するためのイオン注入は、Ｓｉイオンを、例え
ば、加速エネルギーを９０ｋｅＶ、ドーズ量を５．０×
１０13ｃｍ-2としてイオン注入する。
り、ＭＥＳＦＥＴの形成領域以外の領域を覆うレジスト
３２を形成する。次いで、レジスト３２、ゲート電極２
２、側壁絶縁膜３０をマスクとしてＳｉイオンをイオン
注入し、ｎ+層３４を形成する（図３（ａ））。ｎ+層３
４を形成するためのイオン注入は、Ｓｉイオンを、例え
ば、加速エネルギーを９０ｋｅＶ、ドーズ量を５．０×
１０13ｃｍ-2としてイオン注入する。
【００４７】次いで、レジスト３２及び側壁絶縁膜３０
を除去した後、注入した不純物の活性化のための熱処理
を行う。次いで、ｎ+層３４上にオーミック電極３６を
形成し、ＭＥＳＦＥＴを完成する（図３（ｂ））。こう
して、ソース／ドレイン拡散層が、ｎ″層２６、ｎ′層
２８、ｎ+層３４により構成された発展型ＢＰ−ＬＤＤ
構造を有するＭＥＳＦＥＴを形成することができる。
を除去した後、注入した不純物の活性化のための熱処理
を行う。次いで、ｎ+層３４上にオーミック電極３６を
形成し、ＭＥＳＦＥＴを完成する（図３（ｂ））。こう
して、ソース／ドレイン拡散層が、ｎ″層２６、ｎ′層
２８、ｎ+層３４により構成された発展型ＢＰ−ＬＤＤ
構造を有するＭＥＳＦＥＴを形成することができる。
【００４８】上記の半導体装置の製造方法により発展型
ＢＰ−ＬＤＤ構造を有するＭＥＳＦＥＴを形成したとこ
ろ、ゲート長が０．２μｍで遮断周波数ｆtが７０ＧＨ
ｚのＭＥＳＦＥＴを得ることができた。このように、本
実施形態によれば、反射防止膜１８ａにより構成された
庇構造体を用いてｎ″層２６及びｎ′層２８を形成する
ので、素子分離領域を形成するためのイオン注入工程や
マスクを別途設けることなく発展型ＢＰ−ＬＤＤ構造の
ＭＥＳＦＥＴを形成することができる。
ＢＰ−ＬＤＤ構造を有するＭＥＳＦＥＴを形成したとこ
ろ、ゲート長が０．２μｍで遮断周波数ｆtが７０ＧＨ
ｚのＭＥＳＦＥＴを得ることができた。このように、本
実施形態によれば、反射防止膜１８ａにより構成された
庇構造体を用いてｎ″層２６及びｎ′層２８を形成する
ので、素子分離領域を形成するためのイオン注入工程や
マスクを別途設けることなく発展型ＢＰ−ＬＤＤ構造の
ＭＥＳＦＥＴを形成することができる。
【００４９】また、反射防止膜１８ａに用いられる材料
は、膜厚の制御性に極めて優れているため、レジストを
用いて庇構造体を形成する従来の半導体装置の製造方法
と比較して、高精度の庇構造体を形成することができ
る。したがって、庇構造体をスルーしてイオン注入を行
うことにより形成するｎ″層２６を、製造ばらつきを抑
えて再現性よく形成することができる。
は、膜厚の制御性に極めて優れているため、レジストを
用いて庇構造体を形成する従来の半導体装置の製造方法
と比較して、高精度の庇構造体を形成することができ
る。したがって、庇構造体をスルーしてイオン注入を行
うことにより形成するｎ″層２６を、製造ばらつきを抑
えて再現性よく形成することができる。
【００５０】また、ｎ″層２６及びｎ′層２８を形成す
るイオン注入を一回のイオン注入で行うことができるの
で、基板表面のキャリア濃度を必要最低限に抑えること
ができる。これにより、ゲートのショットキー接合部の
耐圧を向上することができる。なお、上記実施形態で
は、ゲート電極２２の材料としてＷＳｉ膜を用いたが、
ＷＳｉ膜に限定されるものではない。例えば、ＷＳｉＮ
膜、ＷＮ膜などを適用することもできる。また、反射防
止膜１８ａとしては、ＳｉＮ膜のほか、ＳｉＯＮ膜を適
用することもできる。
るイオン注入を一回のイオン注入で行うことができるの
で、基板表面のキャリア濃度を必要最低限に抑えること
ができる。これにより、ゲートのショットキー接合部の
耐圧を向上することができる。なお、上記実施形態で
は、ゲート電極２２の材料としてＷＳｉ膜を用いたが、
ＷＳｉ膜に限定されるものではない。例えば、ＷＳｉＮ
膜、ＷＮ膜などを適用することもできる。また、反射防
止膜１８ａとしては、ＳｉＮ膜のほか、ＳｉＯＮ膜を適
用することもできる。
【００５１】また、反射防止膜１８ａ及びＷＳｉ膜１６
のエッチングをする際に用いるエッチングガスには、Ｃ
Ｆ4ガスを更に添加してもよい。また、上記実施形態で
は、反射防止膜１８ａとＷＳｉ膜１６とを一括でエッチ
ングしたが、それぞれの膜を別々にエッチングしてもよ
い。 ［第２実施形態］本発明の第２実施形態による半導体装
置の製造方法について図４乃至図６を用いて説明する。
なお、第１実施形態による半導体装置の製造方法と同一
の構成要素には同一の符号を付し説明を省略し或いは簡
略にする。
のエッチングをする際に用いるエッチングガスには、Ｃ
Ｆ4ガスを更に添加してもよい。また、上記実施形態で
は、反射防止膜１８ａとＷＳｉ膜１６とを一括でエッチ
ングしたが、それぞれの膜を別々にエッチングしてもよ
い。 ［第２実施形態］本発明の第２実施形態による半導体装
置の製造方法について図４乃至図６を用いて説明する。
なお、第１実施形態による半導体装置の製造方法と同一
の構成要素には同一の符号を付し説明を省略し或いは簡
略にする。
【００５２】図４乃至図６は本実施形態による半導体装
置の製造方法を示す工程断面図である。まず、例えば図
１（ａ）に示す第１実施形態による半導体装置の製造方
法と同様にして、ＧａＡｓ基板１０に、埋め込みＰ層１
２及びｎ形チャネル層１４とを形成する（図４
（ａ））。
置の製造方法を示す工程断面図である。まず、例えば図
１（ａ）に示す第１実施形態による半導体装置の製造方
法と同様にして、ＧａＡｓ基板１０に、埋め込みＰ層１
２及びｎ形チャネル層１４とを形成する（図４
（ａ））。
【００５３】次いで、全面に、例えばスパッタ法によ
り、ＷＳｉ膜１６を堆積する。ＷＳｉ膜１６は、ゲート
電極となる膜である。次いで、ＷＳｉ膜１６上に、例え
ばスパッタ法により、ＡｌＮ（窒化アルミニウム）膜を
堆積する。こうして、ＡｌＮ膜よりなる反射防止膜１８
ｂを形成する（図４（ｂ））。
り、ＷＳｉ膜１６を堆積する。ＷＳｉ膜１６は、ゲート
電極となる膜である。次いで、ＷＳｉ膜１６上に、例え
ばスパッタ法により、ＡｌＮ（窒化アルミニウム）膜を
堆積する。こうして、ＡｌＮ膜よりなる反射防止膜１８
ｂを形成する（図４（ｂ））。
【００５４】次いで、通常のリソグラフィー技術を用
い、反射防止膜１８ｂ上に、ゲート電極をパターニング
するためのレジスト２０を形成する。この際、レジスト
２０の現像液として、ＴＭＡＨ（テトラメチルアンモニ
ウムハイドライド）を含む現像液を使用すると、ＡｌＮ
膜はＴＭＡＨに可溶であるため、レジスト２０の現像と
同時にＡｌＮ膜よりなる反射防止膜１８ｂがエッチング
される（図４（ｃ））。
い、反射防止膜１８ｂ上に、ゲート電極をパターニング
するためのレジスト２０を形成する。この際、レジスト
２０の現像液として、ＴＭＡＨ（テトラメチルアンモニ
ウムハイドライド）を含む現像液を使用すると、ＡｌＮ
膜はＴＭＡＨに可溶であるため、レジスト２０の現像と
同時にＡｌＮ膜よりなる反射防止膜１８ｂがエッチング
される（図４（ｃ））。
【００５５】次いで、レジスト２０をマスクとして、Ｗ
Ｓｉ膜１６をパターニングし、上面が反射防止膜１８ｂ
で覆われ、ＷＳｉ膜１６よりなるゲート電極２２を形成
する（図５（ａ））。なお、この際、第１実施形態によ
る半導体装置の製造方法と同様に、ゲート電極２２上の
反射防止膜１８ｂがゲート電極２２の縁部から張り出し
た、いわゆる庇構造が形成される条件で反射防止膜１８
ｂ及びＷＳｉ膜１６をエッチングする。ＡｌＮ膜はＷＳ
ｉ膜のエッチングガスではエッチングされないので、Ｗ
Ｓｉ膜のエッチング条件を適宜調整することにより容易
に庇構造を形成することができる。
Ｓｉ膜１６をパターニングし、上面が反射防止膜１８ｂ
で覆われ、ＷＳｉ膜１６よりなるゲート電極２２を形成
する（図５（ａ））。なお、この際、第１実施形態によ
る半導体装置の製造方法と同様に、ゲート電極２２上の
反射防止膜１８ｂがゲート電極２２の縁部から張り出し
た、いわゆる庇構造が形成される条件で反射防止膜１８
ｂ及びＷＳｉ膜１６をエッチングする。ＡｌＮ膜はＷＳ
ｉ膜のエッチングガスではエッチングされないので、Ｗ
Ｓｉ膜のエッチング条件を適宜調整することにより容易
に庇構造を形成することができる。
【００５６】次いで、通常のリソグラフィー技術によ
り、ＭＥＳＦＥＴの形成領域以外の領域を覆うレジスト
２４を形成する。このとき、通常のＴＭＡＨを含む現像
液を用いてレジスト２４を形成すると、庇構造体を構成
するＡｌＮ膜よりなる反射防止膜１８ｂがレジスト２４
の現像の際に同時に溶解されてしまう。そこで、例えば
２層レジスト法を用い、反射防止膜１８ｂを残しつつレ
ジスト２４を形成する。
り、ＭＥＳＦＥＴの形成領域以外の領域を覆うレジスト
２４を形成する。このとき、通常のＴＭＡＨを含む現像
液を用いてレジスト２４を形成すると、庇構造体を構成
するＡｌＮ膜よりなる反射防止膜１８ｂがレジスト２４
の現像の際に同時に溶解されてしまう。そこで、例えば
２層レジスト法を用い、反射防止膜１８ｂを残しつつレ
ジスト２４を形成する。
【００５７】例えば、まず、ゲート電極２２が完全に覆
われる程度の膜厚で一層目のレジスト２４ａを塗布す
る。次いで、例えば２００℃５分間の熱処理を行い、後
工程で二層目のレジストを現像する際に一層目のレジス
トが除去されないようにしておく。次いで、二層目のレ
ジスト２４ｂを塗布し、通常の露光・現像により、二層
目のレジスト２４ｂのみをパターニングする（図５
（ｂ））。次いで、Ｏ2ガスを用いたドライエッチング
などにより、一層目のレジスト２４ａに二層目のレジス
ト２４ｂのパターンを転写する（図５（ｃ））。こうし
て、庇構造の反射防止膜１８ｂを残しつつレジスト２４
を形成することができる。
われる程度の膜厚で一層目のレジスト２４ａを塗布す
る。次いで、例えば２００℃５分間の熱処理を行い、後
工程で二層目のレジストを現像する際に一層目のレジス
トが除去されないようにしておく。次いで、二層目のレ
ジスト２４ｂを塗布し、通常の露光・現像により、二層
目のレジスト２４ｂのみをパターニングする（図５
（ｂ））。次いで、Ｏ2ガスを用いたドライエッチング
などにより、一層目のレジスト２４ａに二層目のレジス
ト２４ｂのパターンを転写する（図５（ｃ））。こうし
て、庇構造の反射防止膜１８ｂを残しつつレジスト２４
を形成することができる。
【００５８】次いで、例えば図２（ｂ）乃至図３（ｂ）
に示す第１実施形態による半導体装置の製造方法と同様
にして、ソース／ドレイン拡散層が、ｎ″層２６、ｎ′
層２８、ｎ+層３４により構成された発展型ＢＰ−ＬＤ
Ｄ構造を有するＭＥＳＦＥＴを形成する（図６（ａ）〜
（ｃ））。このように、本実施形態によれば、反射防止
膜１８ｂにより構成された庇構造体を用いてｎ″層２６
及びｎ′層２８を形成するので、素子分離領域を形成す
るためのイオン注入工程やマスクを別途設けることなく
発展型ＢＰ−ＬＤＤ構造のＭＥＳＦＥＴを形成すること
ができる。なお、上記実施形態では、ゲート電極２２の
材料としてＷＳｉ膜を用いたが、ＷＳｉ膜に限定される
ものではない。例えば、ＷＳｉＮ膜、ＷＮ膜などを適用
することもできる。また、第１実施形態の場合と異な
り、ＳＦ6などの弗素系エッチングガスに対してエッチ
ングレートが小さいＴｉＷ膜、ＴｉＷＮ膜などの膜であ
ってもＡｌＮ膜に対して十分に選択比を確保できるの
で、ゲート電極２２を構成するための材料として適用す
ることができる。
に示す第１実施形態による半導体装置の製造方法と同様
にして、ソース／ドレイン拡散層が、ｎ″層２６、ｎ′
層２８、ｎ+層３４により構成された発展型ＢＰ−ＬＤ
Ｄ構造を有するＭＥＳＦＥＴを形成する（図６（ａ）〜
（ｃ））。このように、本実施形態によれば、反射防止
膜１８ｂにより構成された庇構造体を用いてｎ″層２６
及びｎ′層２８を形成するので、素子分離領域を形成す
るためのイオン注入工程やマスクを別途設けることなく
発展型ＢＰ−ＬＤＤ構造のＭＥＳＦＥＴを形成すること
ができる。なお、上記実施形態では、ゲート電極２２の
材料としてＷＳｉ膜を用いたが、ＷＳｉ膜に限定される
ものではない。例えば、ＷＳｉＮ膜、ＷＮ膜などを適用
することもできる。また、第１実施形態の場合と異な
り、ＳＦ6などの弗素系エッチングガスに対してエッチ
ングレートが小さいＴｉＷ膜、ＴｉＷＮ膜などの膜であ
ってもＡｌＮ膜に対して十分に選択比を確保できるの
で、ゲート電極２２を構成するための材料として適用す
ることができる。
【００５９】また、反射防止膜１８ｂの除去は、ＴＭＡ
Ｈを含む現像液のほか、燐酸を用いたウェット処理によ
っても行うことができる。 ［第３実施形態］本発明の第３実施形態による半導体装
置及びその製造方法について図７乃至図９を用いて説明
する。なお、第１及び第２実施形態による半導体装置の
製造方法と同一の構成要素には同一の符号を付し説明を
省略し或いは簡略にする。
Ｈを含む現像液のほか、燐酸を用いたウェット処理によ
っても行うことができる。 ［第３実施形態］本発明の第３実施形態による半導体装
置及びその製造方法について図７乃至図９を用いて説明
する。なお、第１及び第２実施形態による半導体装置の
製造方法と同一の構成要素には同一の符号を付し説明を
省略し或いは簡略にする。
【００６０】図７は本実施形態による半導体装置の構造
を示す概略断面図、図８及び図９は本実施形態による半
導体装置の製造方法を示す工程断面図である。はじめ
に、本実施形態による半導体装置の構造について図７を
用いて説明する。ＧａＡｓ基板１０には、埋め込みＰ層
１２と、チャネル層１４が形成されている。埋め込みＰ
層１２及びチャネル層１４が形成されたＧａＡｓ基板１
０上には、ゲート電極２２が形成されている。ゲート電
極２２が形成された両側のＧａＡｓ基板１０中には、ソ
ース／ドレイン拡散層を構成する不純物拡散層が形成さ
れている。
を示す概略断面図、図８及び図９は本実施形態による半
導体装置の製造方法を示す工程断面図である。はじめ
に、本実施形態による半導体装置の構造について図７を
用いて説明する。ＧａＡｓ基板１０には、埋め込みＰ層
１２と、チャネル層１４が形成されている。埋め込みＰ
層１２及びチャネル層１４が形成されたＧａＡｓ基板１
０上には、ゲート電極２２が形成されている。ゲート電
極２２が形成された両側のＧａＡｓ基板１０中には、ソ
ース／ドレイン拡散層を構成する不純物拡散層が形成さ
れている。
【００６１】ドレイン拡散層に対応する図中右側の不純
物拡散層は、ゲート電極２２の端部から所定のオフセッ
トをおいて外側に形成されたｎ″層２６と、ｎ″層２６
より外側の領域に形成され、ｎ″層２６よりも不純物濃
度が高く深いｎ′層２８と、ｎ′層２８より外側の領域
に形成され、ｎ′層２８よりも不純物濃度が高く深いｎ
+層３４とにより構成されている。
物拡散層は、ゲート電極２２の端部から所定のオフセッ
トをおいて外側に形成されたｎ″層２６と、ｎ″層２６
より外側の領域に形成され、ｎ″層２６よりも不純物濃
度が高く深いｎ′層２８と、ｎ′層２８より外側の領域
に形成され、ｎ′層２８よりも不純物濃度が高く深いｎ
+層３４とにより構成されている。
【００６２】ソース拡散層に対応する図中左側の不純物
拡散層は、ゲートの端部近傍から外側に形成されたｎ′
層２８と、ｎ′層２８より外側の領域に形成され、ｎ′
層２８よりも不純物濃度が高く深いｎ+層３４とにより
構成されている。このように、本実施形態による半導体
装置は、発展型ＢＰ−ＬＤＤ構造を有するＭＥＳＦＥＴ
において、ドレイン側の不純物拡散層にオフセットが設
けられていること、及び、ソース側の不純物拡散層に
ｎ″層２６が形成されていない点に特徴がある。このよ
うにして半導体装置を構成することにより、ソース−ド
レイン間の抵抗をむやみに増大することなくショットキ
ー接合部の耐圧を向上することができる。
拡散層は、ゲートの端部近傍から外側に形成されたｎ′
層２８と、ｎ′層２８より外側の領域に形成され、ｎ′
層２８よりも不純物濃度が高く深いｎ+層３４とにより
構成されている。このように、本実施形態による半導体
装置は、発展型ＢＰ−ＬＤＤ構造を有するＭＥＳＦＥＴ
において、ドレイン側の不純物拡散層にオフセットが設
けられていること、及び、ソース側の不純物拡散層に
ｎ″層２６が形成されていない点に特徴がある。このよ
うにして半導体装置を構成することにより、ソース−ド
レイン間の抵抗をむやみに増大することなくショットキ
ー接合部の耐圧を向上することができる。
【００６３】すなわち、本実施形態による半導体装置で
は、ショットキー接合部の耐圧を向上するためのオフセ
ットがドレイン側のみに設けられているた、図１８に示
す従来の半導体装置のように両側にオフセットを設ける
半導体装置と比較して、断面積の小さいチャネル長を実
質的に短くすることができる。これにより、ソース−ド
レイン間の抵抗増大を抑制することができる。
は、ショットキー接合部の耐圧を向上するためのオフセ
ットがドレイン側のみに設けられているた、図１８に示
す従来の半導体装置のように両側にオフセットを設ける
半導体装置と比較して、断面積の小さいチャネル長を実
質的に短くすることができる。これにより、ソース−ド
レイン間の抵抗増大を抑制することができる。
【００６４】また、ドレイン側の不純物拡散層がｎ″層
２６、ｎ′層２８、ｎ+層３４により構成されているの
で、短チャネル効果を抑制する効果についても図１８に
示す半導体装置よりも優れている。なお、本実施形態に
よる半導体装置は、以下に示す製造方法を適用すること
により、製造工程を大幅に増加することなく形成するこ
とが可能である。
２６、ｎ′層２８、ｎ+層３４により構成されているの
で、短チャネル効果を抑制する効果についても図１８に
示す半導体装置よりも優れている。なお、本実施形態に
よる半導体装置は、以下に示す製造方法を適用すること
により、製造工程を大幅に増加することなく形成するこ
とが可能である。
【００６５】次に、本実施形態による半導体装置の製造
方法について図８及び図９を用いて説明する。まず、例
えば図１（ａ）乃至図２（ａ）に示す第１実施形態によ
る半導体装置の製造方法と同様にして、上面が庇構造を
有する反射防止膜１８ａで覆われたゲート電極２２を形
成する（図８（ａ））。なお、本実施形態では、反射防
止膜１８ａの幅を０．６μｍ、庇の幅を片側それぞれ
０．２μｍとする。
方法について図８及び図９を用いて説明する。まず、例
えば図１（ａ）乃至図２（ａ）に示す第１実施形態によ
る半導体装置の製造方法と同様にして、上面が庇構造を
有する反射防止膜１８ａで覆われたゲート電極２２を形
成する（図８（ａ））。なお、本実施形態では、反射防
止膜１８ａの幅を０．６μｍ、庇の幅を片側それぞれ
０．２μｍとする。
【００６６】次いで、通常のリソグラフィー技術によ
り、ＭＥＳＦＥＴの形成領域以外の領域を覆うレジスト
２４を形成する。次いで、レジスト２４及びゲート電極
２２をマスクとして、また、反射防止膜１８ａの庇部分
をスルー膜としてＳｉイオンをイオン注入し、ＧａＡｓ
基板１０中に不純物拡散層を形成する。
り、ＭＥＳＦＥＴの形成領域以外の領域を覆うレジスト
２４を形成する。次いで、レジスト２４及びゲート電極
２２をマスクとして、また、反射防止膜１８ａの庇部分
をスルー膜としてＳｉイオンをイオン注入し、ＧａＡｓ
基板１０中に不純物拡散層を形成する。
【００６７】この際、Ｓｉイオンの入射方向を、ＧａＡ
ｓ基板１０の法線方向に対してソース側に例えば約３０
°傾けることにより、ドレイン側に形成される不純物拡
散層にオフセットを形成する。ゲート電極２２の膜厚を
０．４μｍとすることで、ドレイン側のオフセット長は
約０．２μｍとなる。また、ゲート電極２２上には反射
防止膜１８ａの庇が形成されているため、ドレイン側に
は、ゲート電極２２の端部から０．２μｍのオフセット
を開けて０．２μｍ幅のｎ″層２６が形成され、その更
に外側にはｎ′層２８が形成される。一方、ソース側に
は、ｎ′層２８のみが形成される（図８（ｂ））。
ｓ基板１０の法線方向に対してソース側に例えば約３０
°傾けることにより、ドレイン側に形成される不純物拡
散層にオフセットを形成する。ゲート電極２２の膜厚を
０．４μｍとすることで、ドレイン側のオフセット長は
約０．２μｍとなる。また、ゲート電極２２上には反射
防止膜１８ａの庇が形成されているため、ドレイン側に
は、ゲート電極２２の端部から０．２μｍのオフセット
を開けて０．２μｍ幅のｎ″層２６が形成され、その更
に外側にはｎ′層２８が形成される。一方、ソース側に
は、ｎ′層２８のみが形成される（図８（ｂ））。
【００６８】次いで、反射防止膜１８ａを除去した後、
通常のリソグラフィー技術により、ゲート電極２２の周
囲及びＭＥＳＦＥＴの形成領域以外の領域を覆うレジス
ト３２を形成する（図８（ｃ））。次いで、レジスト３
２をマスクとしてＳｉイオンをイオン注入し、ｎ+層３
４を形成する（図９（ａ））。
通常のリソグラフィー技術により、ゲート電極２２の周
囲及びＭＥＳＦＥＴの形成領域以外の領域を覆うレジス
ト３２を形成する（図８（ｃ））。次いで、レジスト３
２をマスクとしてＳｉイオンをイオン注入し、ｎ+層３
４を形成する（図９（ａ））。
【００６９】次いで、レジスト３２を除去した後、不純
物の活性化のための熱処理を行う。次いで、例えば図３
（ｂ）に示す第１実施形態による半導体装置の製造方法
と同様にして、ｎ+層３４上にオーミック電極３６を形
成する（図９（ｂ））。こうして、ソース／ドレイン拡
散層が、ｎ″層２６、ｎ′層２８、ｎ+層３４により構
成され、ドレイン側にオフセットが設けられた発展型Ｂ
Ｐ−ＬＤＤ構造のＭＥＳＦＥＴを形成することができ
る。
物の活性化のための熱処理を行う。次いで、例えば図３
（ｂ）に示す第１実施形態による半導体装置の製造方法
と同様にして、ｎ+層３４上にオーミック電極３６を形
成する（図９（ｂ））。こうして、ソース／ドレイン拡
散層が、ｎ″層２６、ｎ′層２８、ｎ+層３４により構
成され、ドレイン側にオフセットが設けられた発展型Ｂ
Ｐ−ＬＤＤ構造のＭＥＳＦＥＴを形成することができ
る。
【００７０】このように、本実施形態によれば、発展型
ＢＰ−ＬＤＤ構造のＭＥＳＦＥＴの製造方法において、
斜めイオン注入を用いてドレイン側の拡散層のみにオフ
セットを設けるので、ソース−ドレイン間抵抗をむやみ
に増加することなくショットキー接合部の耐圧を更に向
上することができる。なお、上記実施形態では、オフセ
ットを設けた拡散層構造を第１実施形態による半導体装
置の製造方法に適用する場合を示したが、第２実施形態
による半導体装置の製造方法についても同様に適用する
ことができる。
ＢＰ−ＬＤＤ構造のＭＥＳＦＥＴの製造方法において、
斜めイオン注入を用いてドレイン側の拡散層のみにオフ
セットを設けるので、ソース−ドレイン間抵抗をむやみ
に増加することなくショットキー接合部の耐圧を更に向
上することができる。なお、上記実施形態では、オフセ
ットを設けた拡散層構造を第１実施形態による半導体装
置の製造方法に適用する場合を示したが、第２実施形態
による半導体装置の製造方法についても同様に適用する
ことができる。
【００７１】［第４実施形態］本発明の第４実施形態に
よる半導体装置及びその製造方法について図１０乃至図
１３を用いて説明する。なお、第１及び第２実施形態に
よる半導体装置の製造方法と同一の構成要素には同一の
符号を付し説明を省略し或いは簡略にする。図１０は本
実施形態による半導体装置の構造を示す概略断面図、図
１１乃至図１３は本実施形態による半導体装置の製造方
法を示す工程断面図である。
よる半導体装置及びその製造方法について図１０乃至図
１３を用いて説明する。なお、第１及び第２実施形態に
よる半導体装置の製造方法と同一の構成要素には同一の
符号を付し説明を省略し或いは簡略にする。図１０は本
実施形態による半導体装置の構造を示す概略断面図、図
１１乃至図１３は本実施形態による半導体装置の製造方
法を示す工程断面図である。
【００７２】はじめに、本実施形態による半導体装置の
構造について図１０を用いて説明する。本実施形態によ
る半導体装置は、図１０に示すように、ソース／ドレイ
ン拡散がｎ″層２６と、ｎ′層２８と、ｎ+層３４とに
より構成された発展型ＢＰ−ＬＤＤ構造のＭＥＳＦＥＴ
において、ＧａＡｓ基板１０に接するゲート電極２２
と、ゲート電極２２上に形成された庇構造を有する反射
防止膜１８ｃと、反射防止膜１８ｃ上に形成されたＡｕ
電極４２とにより、Ｔ型ゲート電極４４が構成されてい
ることに特徴がある。
構造について図１０を用いて説明する。本実施形態によ
る半導体装置は、図１０に示すように、ソース／ドレイ
ン拡散がｎ″層２６と、ｎ′層２８と、ｎ+層３４とに
より構成された発展型ＢＰ−ＬＤＤ構造のＭＥＳＦＥＴ
において、ＧａＡｓ基板１０に接するゲート電極２２
と、ゲート電極２２上に形成された庇構造を有する反射
防止膜１８ｃと、反射防止膜１８ｃ上に形成されたＡｕ
電極４２とにより、Ｔ型ゲート電極４４が構成されてい
ることに特徴がある。
【００７３】このようにして半導体装置を構成すること
により、チャネル長の短縮に伴うゲート抵抗の増加を補
うというＴ型ゲート構造のメリットを得られるのみなら
ず、ＭＥＳＦＥＴのＲＦ特性を均一にすることができ
る。次に、本実施形態による半導体装置の製造方法につ
いて図１１乃至図１３を用いて説明する。
により、チャネル長の短縮に伴うゲート抵抗の増加を補
うというＴ型ゲート構造のメリットを得られるのみなら
ず、ＭＥＳＦＥＴのＲＦ特性を均一にすることができ
る。次に、本実施形態による半導体装置の製造方法につ
いて図１１乃至図１３を用いて説明する。
【００７４】まず、例えば図１（ａ）に示す第１実施形
態による半導体装置の製造方法と同様にして、ＧａＡｓ
基板１０に、埋め込みＰ層１２及びｎ形チャネル層１４
とを形成する（図１１（ａ））。次いで、全面に、例え
ばスパッタ法により、膜厚約４００ｎｍのＷＳｉ膜１６
を堆積する。ＷＳｉ膜１６は、ゲート電極となる膜であ
る。
態による半導体装置の製造方法と同様にして、ＧａＡｓ
基板１０に、埋め込みＰ層１２及びｎ形チャネル層１４
とを形成する（図１１（ａ））。次いで、全面に、例え
ばスパッタ法により、膜厚約４００ｎｍのＷＳｉ膜１６
を堆積する。ＷＳｉ膜１６は、ゲート電極となる膜であ
る。
【００７５】次いで、ＷＳｉ膜１６上に、例えばスパッ
タ法により、ＴｉＮ（窒化チタン）膜を堆積する。こう
して、ＴｉＮ膜よりなる反射防止膜１８ｃを形成する
（図１１（ｂ））。なお、ＴｉＮ膜は金属材料であり、
ＳｉＮ膜やＡｌＮ膜などの透明膜とは異なり膜厚は任意
に設定することができる。次いで、通常のリソグラフィ
ー技術を用い、反射防止膜１８ｃ上に、ゲート電極をパ
ターニングするためのレジスト２０を形成する（図１１
（ｃ））。
タ法により、ＴｉＮ（窒化チタン）膜を堆積する。こう
して、ＴｉＮ膜よりなる反射防止膜１８ｃを形成する
（図１１（ｂ））。なお、ＴｉＮ膜は金属材料であり、
ＳｉＮ膜やＡｌＮ膜などの透明膜とは異なり膜厚は任意
に設定することができる。次いで、通常のリソグラフィ
ー技術を用い、反射防止膜１８ｃ上に、ゲート電極をパ
ターニングするためのレジスト２０を形成する（図１１
（ｃ））。
【００７６】次いで、レジスト２０をマスクとして、Ｔ
ｉＮ膜よりなる反射防止膜１８ｃをパターニングする。
例えば、Ｃｌ2とＢＣｌ3との混合ガスを用いたドライエ
ッチングにより、反射防止膜１８ｃをエッチングする。
次いで、レジスト２０をマスクとしてＷＳｉ膜１６をパ
ターニングし、上面が反射防止膜１８ｃで覆われ、ＷＳ
ｉ膜１６よりなるゲート電極２２を形成する（図１２
（ａ））。この際、第１実施形態による半導体装置の製
造方法と同様に、ゲート電極２２上の反射防止膜１８ｃ
がゲート電極２２の縁部から張り出した、いわゆる庇構
造が形成される条件でＷＳｉ膜１６をエッチングする。
なお、ＷＳｉ膜１６のエッチングには、例えば、ＳＦ6
ガスとＣＨＦ3ガスとの混合ガスを用いることができ
る。
ｉＮ膜よりなる反射防止膜１８ｃをパターニングする。
例えば、Ｃｌ2とＢＣｌ3との混合ガスを用いたドライエ
ッチングにより、反射防止膜１８ｃをエッチングする。
次いで、レジスト２０をマスクとしてＷＳｉ膜１６をパ
ターニングし、上面が反射防止膜１８ｃで覆われ、ＷＳ
ｉ膜１６よりなるゲート電極２２を形成する（図１２
（ａ））。この際、第１実施形態による半導体装置の製
造方法と同様に、ゲート電極２２上の反射防止膜１８ｃ
がゲート電極２２の縁部から張り出した、いわゆる庇構
造が形成される条件でＷＳｉ膜１６をエッチングする。
なお、ＷＳｉ膜１６のエッチングには、例えば、ＳＦ6
ガスとＣＨＦ3ガスとの混合ガスを用いることができ
る。
【００７７】ここで、ＴｉＮ膜のエッチングとＷＳｉ膜
１６とのエッチングに異なるエッチングガスを用いるの
は、ＴｉＮ膜が弗素系のガスでエッチングできないこ
と、及び、塩素系のガスではＷＳｉのみならずＧａＡｓ
もエッチングされるためＧａＡｓ基板上でエッチングを
停止するのが困難となることなどによる。ＴｉＮ膜は弗
素系のエッチングガスではエッチングされないため、容
易に庇構造を形成することができる。
１６とのエッチングに異なるエッチングガスを用いるの
は、ＴｉＮ膜が弗素系のガスでエッチングできないこ
と、及び、塩素系のガスではＷＳｉのみならずＧａＡｓ
もエッチングされるためＧａＡｓ基板上でエッチングを
停止するのが困難となることなどによる。ＴｉＮ膜は弗
素系のエッチングガスではエッチングされないため、容
易に庇構造を形成することができる。
【００７８】なお、レジスト２０をマスクとして反射防
止膜１８ｃをエッチングした後、反射防止膜１８ｃをマ
スクとしてＷＳｉ膜１６をエッチングしてもよい。次い
で、レジスト２０を除去した後、例えば図２（ｂ）及び
図２（ｃ）に示す第１実施形態による半導体装置の製造
方法と同様にして、ｎ″層２６及びｎ′層２８を形成す
る（図１２（ｂ））。
止膜１８ｃをエッチングした後、反射防止膜１８ｃをマ
スクとしてＷＳｉ膜１６をエッチングしてもよい。次い
で、レジスト２０を除去した後、例えば図２（ｂ）及び
図２（ｃ）に示す第１実施形態による半導体装置の製造
方法と同様にして、ｎ″層２６及びｎ′層２８を形成す
る（図１２（ｂ））。
【００７９】次いで、反射防止膜１８ｃを残存した状態
で、通常のリソグラフィー技術により、ゲート電極２２
の周囲及びＭＥＳＦＥＴの形成領域以外の領域を覆うレ
ジスト３２を形成する。次いで、レジスト３２をマスク
としてＳｉイオンをイオン注入し、ｎ+層３４を形成す
る（図１２（ｃ））。
で、通常のリソグラフィー技術により、ゲート電極２２
の周囲及びＭＥＳＦＥＴの形成領域以外の領域を覆うレ
ジスト３２を形成する。次いで、レジスト３２をマスク
としてＳｉイオンをイオン注入し、ｎ+層３４を形成す
る（図１２（ｃ））。
【００８０】次いで、不純物の活性化のための熱処理を
行う。例えば、窒素雰囲気中、８６０℃１０秒のランプ
アニールを行い、不純物を活性化させる。なお、反射防
止膜１８ｃは、高融点金属でありバリアメタルとしても
使用されるＴｉＮ膜により形成されているので、反射防
止膜１８ｃを残存した状態で当該熱処理を行っても何ら
影響はない。
行う。例えば、窒素雰囲気中、８６０℃１０秒のランプ
アニールを行い、不純物を活性化させる。なお、反射防
止膜１８ｃは、高融点金属でありバリアメタルとしても
使用されるＴｉＮ膜により形成されているので、反射防
止膜１８ｃを残存した状態で当該熱処理を行っても何ら
影響はない。
【００８１】次いで、全面に、感度の高いレジスト３８
ａと、感度の低いレジスト３８ｂとを順次塗布し、レジ
スト３８ｂが反射防止膜１８ｃの幅とほぼ等しい抜きパ
ターンでパターニングされる条件で、露光、現像を行
う。こうして、基板側における開口幅が広く、表面近傍
における開口幅がほぼ反射防止膜１８ｃの幅と等しいレ
ジスト３８を形成する（図１３（ａ））。
ａと、感度の低いレジスト３８ｂとを順次塗布し、レジ
スト３８ｂが反射防止膜１８ｃの幅とほぼ等しい抜きパ
ターンでパターニングされる条件で、露光、現像を行
う。こうして、基板側における開口幅が広く、表面近傍
における開口幅がほぼ反射防止膜１８ｃの幅と等しいレ
ジスト３８を形成する（図１３（ａ））。
【００８２】次いで、全面に、例えば真空蒸着法により
Ａｕ膜４０を堆積する（図１３（ｂ））。この際、反射
防止膜１８ｃ上にもＡｕ膜４０が堆積されるが、反射防
止膜１８ｃの幅はゲート電極２２の幅よりも広いので、
ゲート電極２２の側壁部にＡｕ膜４０が堆積されること
はない。したがって、Ａｕ膜４０とＧａＡｓ基板１０と
の距離は、常にゲート電極２２の厚さによって規定さ
れ、ほぼ均一に保たれる。
Ａｕ膜４０を堆積する（図１３（ｂ））。この際、反射
防止膜１８ｃ上にもＡｕ膜４０が堆積されるが、反射防
止膜１８ｃの幅はゲート電極２２の幅よりも広いので、
ゲート電極２２の側壁部にＡｕ膜４０が堆積されること
はない。したがって、Ａｕ膜４０とＧａＡｓ基板１０と
の距離は、常にゲート電極２２の厚さによって規定さ
れ、ほぼ均一に保たれる。
【００８３】次いで、レジスト３８上のＡｕ膜４０をレ
ジスト３８とともに除去し、反射防止膜１８ｃ上に選択
的にＡｕ膜４０を残存させる。こうして、反射防止膜１
８ｃ上にＡｕ膜４０よりなるＡｕ電極４２を形成し、ゲ
ート電極２２、反射防止膜１８ｃ及びＡｕ電極４２より
なるＴ型ゲート電極４４を形成する。次いで、ｎ+層３
４上にオーミック電極３６を形成し、ＭＥＳＦＥＴを完
成する（図１３（ｃ））。
ジスト３８とともに除去し、反射防止膜１８ｃ上に選択
的にＡｕ膜４０を残存させる。こうして、反射防止膜１
８ｃ上にＡｕ膜４０よりなるＡｕ電極４２を形成し、ゲ
ート電極２２、反射防止膜１８ｃ及びＡｕ電極４２より
なるＴ型ゲート電極４４を形成する。次いで、ｎ+層３
４上にオーミック電極３６を形成し、ＭＥＳＦＥＴを完
成する（図１３（ｃ））。
【００８４】こうして、ソース／ドレイン拡散層が、
ｎ″層２６、ｎ′層２８、ｎ+層３４により構成され、
Ｔ型ゲート電極４２を有する発展型ＢＰ−ＬＤＤ構造の
ＭＥＳＦＥＴを形成することができる。上記の半導体装
置の製造方法により発展型ＢＰ−ＬＤＤ構造を有するＭ
ＥＳＦＥＴを形成したところ、ゲート長が０．２μｍで
遮断周波数ｆtが７０ＧＨｚ、最大発信周波数９０ＧＨ
ｚのＭＥＳＦＥＴを得ることができた。
ｎ″層２６、ｎ′層２８、ｎ+層３４により構成され、
Ｔ型ゲート電極４２を有する発展型ＢＰ−ＬＤＤ構造の
ＭＥＳＦＥＴを形成することができる。上記の半導体装
置の製造方法により発展型ＢＰ−ＬＤＤ構造を有するＭ
ＥＳＦＥＴを形成したところ、ゲート長が０．２μｍで
遮断周波数ｆtが７０ＧＨｚ、最大発信周波数９０ＧＨ
ｚのＭＥＳＦＥＴを得ることができた。
【００８５】このように、本実施形態によれば、庇構造
を有する反射防止膜１８ｃとして導電膜であるＴｉＮ膜
を用いるので、Ｔ型ゲート電極４２を容易に形成するこ
とができる。特に、Ｔ型ゲート構造では、基板面と庇部
分との距離が近寄った場合、寄生容量が増大して遮断数
波数ｆtが低下するため庇の高さの制御性が問題となる
が、本実施形態ではゲート電極２２の高さによって規定
されるので、均一性のよい成膜によって膜厚制御が容易
となり、ＲＦ特性のばらつきを低減することができる。
を有する反射防止膜１８ｃとして導電膜であるＴｉＮ膜
を用いるので、Ｔ型ゲート電極４２を容易に形成するこ
とができる。特に、Ｔ型ゲート構造では、基板面と庇部
分との距離が近寄った場合、寄生容量が増大して遮断数
波数ｆtが低下するため庇の高さの制御性が問題となる
が、本実施形態ではゲート電極２２の高さによって規定
されるので、均一性のよい成膜によって膜厚制御が容易
となり、ＲＦ特性のばらつきを低減することができる。
【００８６】なお、上記実施形態では、第１実施形態に
よる半導体装置の製造方法にＴ型ゲート構造を適用した
が、第２実施形態及び第３実施形態においても同様に適
用することができる。また、上記実施形態では、ゲート
電極２２の材料としてＷＳｉを適用したが、第１実施形
態の場合と同様、ＷＳｉＮ膜、ＷＮ膜を用いてもよい。
よる半導体装置の製造方法にＴ型ゲート構造を適用した
が、第２実施形態及び第３実施形態においても同様に適
用することができる。また、上記実施形態では、ゲート
電極２２の材料としてＷＳｉを適用したが、第１実施形
態の場合と同様、ＷＳｉＮ膜、ＷＮ膜を用いてもよい。
【００８７】
【発明の効果】以上の通り、本発明によれば、ゲート電
極をパターニングする際に用いる反射防止膜により構成
された庇膜を用いてｎ″層及びｎ′層を形成するので、
レジストにより庇構造体を構成する従来の半導体装置の
製造方法と比較して、不純物拡散層の深さ制御性を大幅
に向上することができる。また、これにより、素子分離
領域を形成するためのイオン注入工程やマスクを別途設
けることないので、製造工程を複雑にすることなく発展
型ＢＰ−ＬＤＤ構造のＭＥＳＦＥＴを形成することがで
きる。
極をパターニングする際に用いる反射防止膜により構成
された庇膜を用いてｎ″層及びｎ′層を形成するので、
レジストにより庇構造体を構成する従来の半導体装置の
製造方法と比較して、不純物拡散層の深さ制御性を大幅
に向上することができる。また、これにより、素子分離
領域を形成するためのイオン注入工程やマスクを別途設
けることないので、製造工程を複雑にすることなく発展
型ＢＰ−ＬＤＤ構造のＭＥＳＦＥＴを形成することがで
きる。
【００８８】また、上記の方法によれば、ｎ″層とｎ′
層とを形成するイオン注入を同時に行うので、むやみに
不純物濃度が増加する領域が発生するのを防止すること
ができる。これにより、ＭＥＳＦＥＴのショットキー接
合部の耐圧低下を防止することができる。また、斜めイ
オン注入を用いてゲート電極とドレイン側のｎ″層との
間にオフセットを設ければ、ショットキー接合部の耐圧
低下を更に防止することができる。また、ドレイン側に
のみオフセットを設けることにより、チャネル抵抗の増
加を防止することもできる。
層とを形成するイオン注入を同時に行うので、むやみに
不純物濃度が増加する領域が発生するのを防止すること
ができる。これにより、ＭＥＳＦＥＴのショットキー接
合部の耐圧低下を防止することができる。また、斜めイ
オン注入を用いてゲート電極とドレイン側のｎ″層との
間にオフセットを設ければ、ショットキー接合部の耐圧
低下を更に防止することができる。また、ドレイン側に
のみオフセットを設けることにより、チャネル抵抗の増
加を防止することもできる。
【００８９】また、庇膜を導電膜により構成し、庇膜上
に低抵抗層を形成すれば、寄生容量ばらつきを低減する
ことができるので、ＲＦ特性のばらつきの少ないＴ型ゲ
ート構造のゲートを有するＭＥＳＦＥＴを形成すること
ができる。
に低抵抗層を形成すれば、寄生容量ばらつきを低減する
ことができるので、ＲＦ特性のばらつきの少ないＴ型ゲ
ート構造のゲートを有するＭＥＳＦＥＴを形成すること
ができる。
【図１】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図４】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図５】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図６】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図７】本発明の第３実施形態による半導体装置の構造
を示す概略断面図である。
を示す概略断面図である。
【図８】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図９】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図１０】本発明の第４実施形態による半導体装置の構
造を示す概略断面図である。
造を示す概略断面図である。
【図１１】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
造方法を示す工程断面図（その１）である。
【図１２】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
造方法を示す工程断面図（その２）である。
【図１３】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。
造方法を示す工程断面図（その３）である。
【図１４】従来の第１の半導体装置の製造方法を示す工
程断面図（その１）である。
程断面図（その１）である。
【図１５】従来の第１の半導体装置の製造方法を示す工
程断面図（その２）である。
程断面図（その２）である。
【図１６】従来の第２の半導体装置の製造方法を示す工
程断面図（その１）である。
程断面図（その１）である。
【図１７】従来の第２の半導体装置の製造方法を示す工
程断面図（その２）である。
程断面図（その２）である。
【図１８】従来の第３の半導体装置の構造を示す概略断
面図である。
面図である。
１０…ＧａＡｓ基板 １２…埋め込みＰ層 １４…チャネル層 １６…ＷＳｉ膜 １８…反射防止膜 ２０…レジスト ２２…ゲート電極 ２４…レジスト ２６…ｎ″層 ２８…ｎ′層 ３０…側壁絶縁膜 ３２…レジスト ３４…ｎ+層 ３６…オーミック電極 ３８…レジスト ４０…Ａｕ膜 ４２…Ａｕ電極 ４４…Ｔ型ゲート電極 １００…ＧａＡｓ基板 １０２…埋め込みＰ層 １０４…チャネル層 １０６…ゲート電極 １０８…レジスト １１０…ｎ″層 １１２…スルー膜 １１４…レジスト １１６…ｎ′層 １１８…側壁絶縁膜 １２０…レジスト １２２…ｎ+層 １２４…オーミック電極 １２６…ＷＳｉ膜 １２８…庇構造体 １３０…レジスト １３２…素子分離層 １３４…オフセット領域
Claims (14)
- 【請求項１】 半導体基板上に形成されたゲート電極
と、前記ゲート電極の一方の側の前記半導体基板に形成
されたソース拡散層と、前記ゲート電極の他方の側の前
記半導体基板に形成されたドレイン拡散層とを有し、 前記ドレイン拡散層は、前記ゲート電極の端部から離間
して形成された前記第１の拡散層と、前記第１の拡散層
に接続され、前記第１の拡散層よりも不純物濃度が高く
深い第２の拡散層と、前記第２の拡散層に接続され、前
記第２の拡散層よりも不純物濃度が高く深い第３の拡散
層とを有し、 前記ソース拡散層は、前記ゲート電極の端部近傍から外
側の領域にわたって形成され、前記第２の拡散層とほぼ
等しい不純物濃度及び深さを有する第４の拡散層と、前
記第４の拡散層に接続され、前記第３の拡散層とほぼ等
しい不純物濃度及び深さを有する第５の拡散層とを有す
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成されたゲート電極
と、前記ゲート電極の一方の側の前記半導体基板に形成
されたソース拡散層と、前記ゲート電極の他方の側の前
記半導体基板に形成されたドレイン拡散層とを有し、 前記ゲート電極上に形成され、前記ゲート電極の縁部か
ら庇状に張り出した庇部分を有する導電性材料よりなる
庇膜と、前記庇膜上に形成された電極層とを有し、 前記ゲート電極、前記庇膜及び前記電極層により、Ｔ型
ゲート電極が構成されていることを特徴とする半導体装
置。 - 【請求項３】 請求項２記載の半導体装置において、 前記ソース拡散層及び前記ドレイン拡散層は、前記ゲー
ト電極の端部近傍から外側の領域にわたって形成された
第１の拡散層と、前記第１の拡散層に接続され、前記第
１の拡散層よりも不純物濃度が高く深い第２の拡散層
と、前記第２の拡散層に接続され、前記第２の拡散層よ
りも不純物濃度が高く深い第３の拡散層とをそれぞれ有
することを特徴とする半導体装置。 - 【請求項４】 請求項２記載の半導体装置において、 前記ドレイン拡散層は、前記ゲート電極の端部から離間
して形成された前記第１の拡散層と、前記第１の拡散層
に接続され、前記第１の拡散層よりも不純物濃度が高く
深い第２の拡散層と、前記第２の拡散層に接続され、前
記第２の拡散層よりも不純物濃度が高く深い第３の拡散
層とを有し、 前記ソース拡散層は、前記ゲート電極の端部近傍から外
側の領域にわたって形成され、前記第２の拡散層とほぼ
等しい不純物濃度及び深さを有する第４の拡散層と、前
記第４の拡散層に接続され、前記第３の拡散層とほぼ等
しい不純物濃度及び深さを有する第５の拡散層とを有す
ることを特徴とする半導体装置。 - 【請求項５】 半導体基板上に、ゲート電極と、前記ゲ
ート電極の上面に形成され、前記ゲート電極の縁部から
庇状に張り出した庇部分を有する無機材料よりなる庇膜
とを形成する工程と、 前記ゲート電極をマスクとして、及び、前記庇部分をス
ルー膜として不純物をイオン注入し、前記庇部分の直下
の前記半導体基板に第１の拡散層を形成し、前記庇膜が
形成されていない領域の前記半導体基板に前記第１の拡
散層よりも不純物濃度が高く深い第２の拡散層を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記第１の拡散層及び前記第２の拡散層を形成する工程
の後に、 前記ゲート電極の少なくとも側部に前記庇部分の幅より
も広い幅を有するマスク膜を形成する工程と、 前記マスク膜をマスクとして不純物をイオン注入し、前
記第２の拡散層よりも不純物濃度が高く深い第３の拡散
層を形成する工程とを更に有することを特徴とする半導
体装置の製造方法。 - 【請求項７】 請求項５又は６記載の半導体装置の製造
方法において、 前記第１の拡散層及び前記第２の拡散層を形成する工程
では、前記半導体基板の法線方向から所定の角度傾けて
前記不純物をイオン注入し、前記ゲート電極と前記第１
の拡散層との間に所定のオフセットを設けることを特徴
とする半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、 前記第１の拡散層及び前記第２の拡散層を形成する工程
では、前記ゲート電極の一方の側に、前記ゲート電極の
端部近傍から外側の領域にわたって形成された前記第２
の拡散層を形成し、前記ゲート電極の他方の側に、前記
ゲート電極の端部から前記所定のオフセットを開けて形
成された前記第１の拡散層及び前記第２の拡散層を形成
することを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項５乃至８のいずれか１項に記載の
半導体装置の製造方法において、 前記庇膜上に電極層を形成する工程を更に有し、 前記ゲート電極、前記庇膜及び前記電極層よりなるＴ型
ゲート電極を形成することを特徴とする半導体装置の製
造方法。 - 【請求項１０】 請求項６乃至９のいずれか１項に記載
の半導体装置の製造方法において、 前記マスク膜を形成する工程の前に、前記庇膜を除去す
る工程を更に有することを特徴とする半導体装置の製造
方法。 - 【請求項１１】 請求項５乃至１０のいずれか１項に記
載の半導体装置の製造方法において、 前記ゲート電極及び前記庇膜を形成する工程は、 前記半導体基板上に、前記ゲート電極となる導電膜を形
成する工程と、 前記導電膜上に、フォトリソグラフィーの際の反射を抑
制する反射防止膜を形成する工程と、 前記反射防止膜上に、フォトリソグラフィーにより前記
ゲート電極のパターンを有する第１のレジスト膜を形成
する工程と、 前記第１のレジスト膜をマスクとして前記反射防止膜及
び前記導電膜をエッチングし、前記導電膜よりなる前記
ゲート電極と、前記ゲート電極上に形成された前記反射
防止膜よりなり、前記ゲート電極の縁部から庇状に張り
出した庇部分を有する前記庇膜を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１１記載の半導体装置の製造方
法において、 前記第１のレジスト膜を現像するための現像液によって
溶解する材料からなる前記反射防止膜を形成し、前記第
１のレジストの現像と同時に前記反射防止膜をパターニ
ングすることを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体装置の製造方
法において、 前記第１の拡散層及び前記第２の拡散層を形成する工程
は、 前記ゲート電極及び前記庇膜が形成された前記半導体基
板上に第２のレジスト膜を形成する工程と、 前記第２のレジスト膜上に第３のレジスト膜を形成する
工程と、 前記第３のレジスト膜をフォトリソグラフィーによりパ
ターニングする工程と、 パターニングした前記第３のレジスト膜をマスクとし
て、前記庇膜が除去されない条件で前記第２のレジスト
膜をエッチングする工程と、 前記第２のレジスト膜、前記第３のレジスト膜及び前記
ゲート電極をマスクとして、及び、前記庇部分をスルー
膜として不純物をイオン注入する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項１４】 請求項１１記載の半導体装置の製造方
法において、 前記反射防止膜は、前記第１のレジスト膜をマスクとし
てエッチングし、前記導電膜は、パターニングした前記
反射防止膜をマスクとしてエッチングすることを特徴と
する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10372198A JP2000195872A (ja) | 1998-12-28 | 1998-12-28 | 半導体装置及びその製造方法 |
| US09/436,470 US6316297B1 (en) | 1998-12-28 | 1999-11-08 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10372198A JP2000195872A (ja) | 1998-12-28 | 1998-12-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195872A true JP2000195872A (ja) | 2000-07-14 |
Family
ID=18500027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10372198A Pending JP2000195872A (ja) | 1998-12-28 | 1998-12-28 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2000195872A (ja) |
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| KR100398874B1 (ko) * | 2001-11-21 | 2003-09-19 | 삼성전자주식회사 | 티자형의 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법 |
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| US7135372B2 (en) * | 2004-09-09 | 2006-11-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained silicon device manufacturing method |
| JP5239548B2 (ja) * | 2008-06-25 | 2013-07-17 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
| US8120072B2 (en) | 2008-07-24 | 2012-02-21 | Micron Technology, Inc. | JFET devices with increased barrier height and methods of making same |
| CN101710586B (zh) * | 2009-01-09 | 2011-12-28 | 深超光电（深圳）有限公司 | 提高开口率的储存电容及其制作方法 |
Family Cites Families (7)
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| JPH022142A (ja) * | 1988-06-13 | 1990-01-08 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| JPH0521454A (ja) | 1991-07-11 | 1993-01-29 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| JPH06291138A (ja) | 1993-04-01 | 1994-10-18 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| US5304794A (en) * | 1993-05-25 | 1994-04-19 | The United States Of America As Represented By The Secretary Of The Army | Method for mixing optical and microwave signals using a GaAs MESFET |
| US5534449A (en) * | 1995-07-17 | 1996-07-09 | Micron Technology, Inc. | Methods of forming complementary metal oxide semiconductor (CMOS) integrated circuitry |
| US6054377A (en) * | 1997-05-19 | 2000-04-25 | Motorola, Inc. | Method for forming an inlaid via in a semiconductor device |
-
1998
- 1998-12-28 JP JP10372198A patent/JP2000195872A/ja active Pending
-
1999
- 1999-11-08 US US09/436,470 patent/US6316297B1/en not_active Expired - Fee Related
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