JPH0248146B2 - - Google Patents
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- JPH0248146B2 JPH0248146B2 JP60164612A JP16461285A JPH0248146B2 JP H0248146 B2 JPH0248146 B2 JP H0248146B2 JP 60164612 A JP60164612 A JP 60164612A JP 16461285 A JP16461285 A JP 16461285A JP H0248146 B2 JPH0248146 B2 JP H0248146B2
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置の製造方法に関し、
特にコンタクトホールと配線の形成に改良を加え
た相補型半導体装置の製造方法に係わる。
特にコンタクトホールと配線の形成に改良を加え
た相補型半導体装置の製造方法に係わる。
周知の如く、半導体装置の高速化、高集積化が
進んで素子の小型化が行われているに従い、配線
用のコンタクトホールのサイズも著しい縮小を行
なうことが必要とされている。ところで、コンタ
クトホールのサイズを縮小する場合、素子の縦方
向の寸法も比例して縮小されるとは限らない。一
般には、素子の微細化に従つて例えばコンタクト
ホール部の絶縁膜の膜厚とコンタクトホールのサ
イズとの比は大きくなり、深いコンタクト窓を形
成することが必要とされる。このように、深いコ
ンタクトホールを形成し、そこに配線用金属を被
着形成し配線を形成した場合、コンタクトホール
内において配線に局部的に薄い部分が形成する等
の不都合が生じ、配線の信頼性が著しく低下す
る。
進んで素子の小型化が行われているに従い、配線
用のコンタクトホールのサイズも著しい縮小を行
なうことが必要とされている。ところで、コンタ
クトホールのサイズを縮小する場合、素子の縦方
向の寸法も比例して縮小されるとは限らない。一
般には、素子の微細化に従つて例えばコンタクト
ホール部の絶縁膜の膜厚とコンタクトホールのサ
イズとの比は大きくなり、深いコンタクト窓を形
成することが必要とされる。このように、深いコ
ンタクトホールを形成し、そこに配線用金属を被
着形成し配線を形成した場合、コンタクトホール
内において配線に局部的に薄い部分が形成する等
の不都合が生じ、配線の信頼性が著しく低下す
る。
このようなことから、コンタクトホールの上部
にテーパを付け、コンタクトホール内への金属の
被着特性を向上させるため、次の技術が提案され
ている（特公昭58−4817）。即ち、これは、第２
図に示す如くまず半導体基板１上の絶縁膜２の上
部に予め低温溶融絶縁膜としてリンをドープした
ガラス膜（PSG）３を形成した後、コンタクト
ホール４を開孔し、更に基板１全部を高温に加熱
してPSG３を流動化させテーパを形成する方法
である。なお、図中の５はＮ型の拡散層である。
にテーパを付け、コンタクトホール内への金属の
被着特性を向上させるため、次の技術が提案され
ている（特公昭58−4817）。即ち、これは、第２
図に示す如くまず半導体基板１上の絶縁膜２の上
部に予め低温溶融絶縁膜としてリンをドープした
ガラス膜（PSG）３を形成した後、コンタクト
ホール４を開孔し、更に基板１全部を高温に加熱
してPSG３を流動化させテーパを形成する方法
である。なお、図中の５はＮ型の拡散層である。
しかしながら、この方法を相補型半導体装置に
適用した場合、 PSG中に不純物として含まれるリンが高温
状態でＰ型拡散層中に拡散すること、 Ｎ型拡散層中のｎ型不純物がＰ型拡散層中に
拡散、あるいはＰ型拡散層中のｐ型不純物がＮ
型拡散層中に拡散すること、 等の理由により、半導体基板表面のＮ型あるいは
Ｐ型拡散層の表面不純物濃度が低下し、次工程で
配線とのコンタクトを形成したい時にコンタクト
抵抗の増大をもたらす。
適用した場合、 PSG中に不純物として含まれるリンが高温
状態でＰ型拡散層中に拡散すること、 Ｎ型拡散層中のｎ型不純物がＰ型拡散層中に
拡散、あるいはＰ型拡散層中のｐ型不純物がＮ
型拡散層中に拡散すること、 等の理由により、半導体基板表面のＮ型あるいは
Ｐ型拡散層の表面不純物濃度が低下し、次工程で
配線とのコンタクトを形成したい時にコンタクト
抵抗の増大をもたらす。
本発明は上記事情に鑑みてなされたもので、コ
ンタクト抵抗の増大をもたらすことなく、コンタ
クトホールにテーパを形成して配線の信頼性を増
大できるとともに、微細化して素子の高集積が可
能な相補型半導体装置の製造方法を提供すること
を目的とする。
ンタクト抵抗の増大をもたらすことなく、コンタ
クトホールにテーパを形成して配線の信頼性を増
大できるとともに、微細化して素子の高集積が可
能な相補型半導体装置の製造方法を提供すること
を目的とする。
本発明は、半導体基板上にＮ型拡散層、Ｐ型拡
散層及びゲート電極を形成する工程と、前記Ｎ型
拡散層、Ｐ型拡散層及びゲート電極上に夫夫高融
点金属又はこのシリサイドからなる金属層の少な
くとも一方を形成する工程と、全面に絶縁膜を形
成する工程と、前記Ｎ型拡散層、Ｐ型拡散層及び
ゲート電極上の前記絶縁膜を選択的にエツチング
除去しコンタクトホールを形成する工程と、前記
絶縁膜を低温で加熱することにより前記コンタク
トホール周辺部の絶縁膜にテーパを形成する工程
と、前記コンタクトホールに配線を形成する工程
とを具備することを特徴とする。
散層及びゲート電極を形成する工程と、前記Ｎ型
拡散層、Ｐ型拡散層及びゲート電極上に夫夫高融
点金属又はこのシリサイドからなる金属層の少な
くとも一方を形成する工程と、全面に絶縁膜を形
成する工程と、前記Ｎ型拡散層、Ｐ型拡散層及び
ゲート電極上の前記絶縁膜を選択的にエツチング
除去しコンタクトホールを形成する工程と、前記
絶縁膜を低温で加熱することにより前記コンタク
トホール周辺部の絶縁膜にテーパを形成する工程
と、前記コンタクトホールに配線を形成する工程
とを具備することを特徴とする。
以下、本発明の実施例を第１図ａ〜ｈ（実施例
１）及び第３図ａ〜ｃ（実施例２）を夫々参照し
て説明する。
１）及び第３図ａ〜ｃ（実施例２）を夫々参照し
て説明する。
実施例 １
(1) まず、例えばＰ型の（100）のシリコン基板
１１表面にＮ型のウエル１２を形成した後、同
基板１１表面に素子分離領域１３を形成した。
つづいて、前記基板１１全面を900℃、O2雰囲
気中で酸化し、厚さ300Åのゲート酸化膜１４
を形成した。次いで、nchトランジスタ並びに
pchトランジスタ形成領域のSi表面にしきい値
電圧（Vth）調整用にボロンをイオン注入法に
よりドープした。更に、前記基板１１全面に多
結晶シリコン膜を気相成長法により形成した
後、ヒ素又はリンをイオン注入法又はPOCl3に
よる拡散法を用いてドープした。なお、このド
ーピング工程は後の工程で行うことも可能であ
る。しかる後、前記多結晶シリコン膜上に熱酸
化膜、シリコン窒化膜を形成した。この後、フ
オトリソグラフイー技術により所望形状のレジ
ストパターン１５を形成し、これをマスクとし
て前記シリコン窒化膜、熱酸化膜及び多結晶シ
リコン膜を異方性ドライエツチングし、窒化膜
パターン１６、熱酸化膜パターン１７、多結晶
シリコンからなるゲート電極１８を夫々形成し
た。ひきつづき、Ｐチヤンネル領域をレジスト
マスクで被覆し、nchトランジスタ領域側に前
記レジストパターン１５をマスクとしてリンを
加速電圧60keV、ドーズ量１×1013cm-2の条件
で基板１１表面にイオン注入し、N-型層１９
ａ，１９ｂを形成した。この後、前記と同様に
してＮウエル１２にP-型層２０ａ，２０ｂを
形成した（第１図ａ図示）。
１１表面にＮ型のウエル１２を形成した後、同
基板１１表面に素子分離領域１３を形成した。
つづいて、前記基板１１全面を900℃、O2雰囲
気中で酸化し、厚さ300Åのゲート酸化膜１４
を形成した。次いで、nchトランジスタ並びに
pchトランジスタ形成領域のSi表面にしきい値
電圧（Vth）調整用にボロンをイオン注入法に
よりドープした。更に、前記基板１１全面に多
結晶シリコン膜を気相成長法により形成した
後、ヒ素又はリンをイオン注入法又はPOCl3に
よる拡散法を用いてドープした。なお、このド
ーピング工程は後の工程で行うことも可能であ
る。しかる後、前記多結晶シリコン膜上に熱酸
化膜、シリコン窒化膜を形成した。この後、フ
オトリソグラフイー技術により所望形状のレジ
ストパターン１５を形成し、これをマスクとし
て前記シリコン窒化膜、熱酸化膜及び多結晶シ
リコン膜を異方性ドライエツチングし、窒化膜
パターン１６、熱酸化膜パターン１７、多結晶
シリコンからなるゲート電極１８を夫々形成し
た。ひきつづき、Ｐチヤンネル領域をレジスト
マスクで被覆し、nchトランジスタ領域側に前
記レジストパターン１５をマスクとしてリンを
加速電圧60keV、ドーズ量１×1013cm-2の条件
で基板１１表面にイオン注入し、N-型層１９
ａ，１９ｂを形成した。この後、前記と同様に
してＮウエル１２にP-型層２０ａ，２０ｂを
形成した（第１図ａ図示）。
(2) 次に、前記レジストマスク及びレジストパタ
ーン１５を除去した後、基板１１全体を洗浄処
理した。つづいて、900℃、酸素雰囲気中で酸
化し、基板１１表面に厚さ300Åのシリコン酸
化膜（図示せず）を形成した後、基板１１全面
に減圧気相成長法により厚さ3000ÅのSiO2膜
２１を形成した（第１図ｂ図示）。次いで、こ
のSiO2膜２１を異方性ドライエツチング技術
によりエツチングし、このSiO2膜２１を前記
ゲート電極１８の側壁に残存させた。この際、
エツチングガスはCF4とH2の混合ガスを使用
し、10mTorrで実施した。更に、基板１１表
面を洗浄した後、pchトランジスタ領域をレジ
ストマスクで覆い、基板１１全面にヒ素を加速
電圧40keV、ドーズ量２×1015cm-2の条件でイ
オン注入し、N+型層２２ａ，２２ｂを形成し
た。しかる後、同様にしてＮウエル１２にボロ
ンを加速電圧40keV、ドーズ量１×1014cm-2の
条件でイオン注入し、P+型層２３ａ，２３ｂ
を形成した（第１図ｃ図示）。ここで、同図ｃ
において、前記N-型層１９ａ、N+型層２２ａ
を総称してソース領域２４、N-型層１９ｂ、
N+型層２２ｂを総称してトランジスタのドレ
イン領域２５、P-型層２０ａ、P+型層２３ａ
を総称してpchトランジスタのソース領域２
６、P-型層２０ｂ、P+型層２３ｂを総称して
同トランジスタのドレイン領域２７と呼ぶ。
ーン１５を除去した後、基板１１全体を洗浄処
理した。つづいて、900℃、酸素雰囲気中で酸
化し、基板１１表面に厚さ300Åのシリコン酸
化膜（図示せず）を形成した後、基板１１全面
に減圧気相成長法により厚さ3000ÅのSiO2膜
２１を形成した（第１図ｂ図示）。次いで、こ
のSiO2膜２１を異方性ドライエツチング技術
によりエツチングし、このSiO2膜２１を前記
ゲート電極１８の側壁に残存させた。この際、
エツチングガスはCF4とH2の混合ガスを使用
し、10mTorrで実施した。更に、基板１１表
面を洗浄した後、pchトランジスタ領域をレジ
ストマスクで覆い、基板１１全面にヒ素を加速
電圧40keV、ドーズ量２×1015cm-2の条件でイ
オン注入し、N+型層２２ａ，２２ｂを形成し
た。しかる後、同様にしてＮウエル１２にボロ
ンを加速電圧40keV、ドーズ量１×1014cm-2の
条件でイオン注入し、P+型層２３ａ，２３ｂ
を形成した（第１図ｃ図示）。ここで、同図ｃ
において、前記N-型層１９ａ、N+型層２２ａ
を総称してソース領域２４、N-型層１９ｂ、
N+型層２２ｂを総称してトランジスタのドレ
イン領域２５、P-型層２０ａ、P+型層２３ａ
を総称してpchトランジスタのソース領域２
６、P-型層２０ｂ、P+型層２３ｂを総称して
同トランジスタのドレイン領域２７と呼ぶ。
(3) 次に、前記窒化膜パターン１６をCF4＋O2ガ
スのプラズマエツチング法を用いて除去した
後、前記シリコン酸化膜を周知のバツフアード
HF水溶液で除去し、前記ゲート電極１８表面
とソース・ドレイン領域２４〜２７の表面を露
出させた。つづいて、露出したゲート電極１
８、ソース・ドレイン領域２４〜２７の表面に
のみ、減圧気相成長法により厚さ200Åのタン
グステン（Ｗ）膜２８を形成した（第１図ｄ図
示）。この際、反応ガスはWF6を主成分としキ
ヤリアガスとしてアルゴンガスを使用した。な
お、ゲート電極１８の側壁にはSiO2膜２１が
残存しているため、Ｗ膜２８は形成されない。
また、Si基板１１表面には、厚さ数Åのタング
ステンシリサイド膜（図示せず）が形成され
た。次いで、全面に厚さ2000ÅのSiO2膜２９
を気相成長法により形成した後、リン・ケイ酸
ガラス（PSG）膜３０を形成した（第１図ｅ
図示）。なお、PSG膜の代りに高濃度にリンと
ボロンをドープしたガラス膜でもよい。しかる
後、リソグラフイー技術を用いて前記ソース・
ドレイン領域２４〜２７上のPSG膜３０、
SiO2膜２９を異方性ドライエツチング技術に
より選択的に開口し、例えば1.2μm×1.2μｍの
コンタクトホール３１を形成した（第１図ｆ図
示）。しかる後、前記PSG膜３０に光を短時間
照射して溶融し、コンタクトホール３１の周辺
部のPSG膜３０にテーパを形成すると同時に、
基板表面の絶縁膜の上層を平滑化した（第１図
ｇ図示）。更に、全面にAl合金を蒸着した後、
パターニングして前記コンタクトホール３１に
配線３２を形成し、CMOS半導体装置を製造
した（第１図ｈ図示）。
スのプラズマエツチング法を用いて除去した
後、前記シリコン酸化膜を周知のバツフアード
HF水溶液で除去し、前記ゲート電極１８表面
とソース・ドレイン領域２４〜２７の表面を露
出させた。つづいて、露出したゲート電極１
８、ソース・ドレイン領域２４〜２７の表面に
のみ、減圧気相成長法により厚さ200Åのタン
グステン（Ｗ）膜２８を形成した（第１図ｄ図
示）。この際、反応ガスはWF6を主成分としキ
ヤリアガスとしてアルゴンガスを使用した。な
お、ゲート電極１８の側壁にはSiO2膜２１が
残存しているため、Ｗ膜２８は形成されない。
また、Si基板１１表面には、厚さ数Åのタング
ステンシリサイド膜（図示せず）が形成され
た。次いで、全面に厚さ2000ÅのSiO2膜２９
を気相成長法により形成した後、リン・ケイ酸
ガラス（PSG）膜３０を形成した（第１図ｅ
図示）。なお、PSG膜の代りに高濃度にリンと
ボロンをドープしたガラス膜でもよい。しかる
後、リソグラフイー技術を用いて前記ソース・
ドレイン領域２４〜２７上のPSG膜３０、
SiO2膜２９を異方性ドライエツチング技術に
より選択的に開口し、例えば1.2μm×1.2μｍの
コンタクトホール３１を形成した（第１図ｆ図
示）。しかる後、前記PSG膜３０に光を短時間
照射して溶融し、コンタクトホール３１の周辺
部のPSG膜３０にテーパを形成すると同時に、
基板表面の絶縁膜の上層を平滑化した（第１図
ｇ図示）。更に、全面にAl合金を蒸着した後、
パターニングして前記コンタクトホール３１に
配線３２を形成し、CMOS半導体装置を製造
した（第１図ｈ図示）。
しかして、実施例１によれば、以下に示す効果
を有する。
を有する。
コンタクトホール３１から露出するソース領
域２４，２６やドレイン領２５，２７上にタン
グステンシリサイド膜（図示せず）とＷ膜２８
の複合膜を形成するため、PSG膜３０に光を
照射してこれを溶融する際、照射された光は前
記複合膜で反射され、実質的に基板１１の内部
に入いるのを防止できる。従つて、基板１１内
の温度上昇を抑制できる。また、前記と同様な
理由により、前記ソース・ドレイン領域２４〜
２７から該領域を構成する不純物がコンタクト
ホール３１を介して基板１１の外へ消失する速
度を低減できる。更に、前記複合膜が存在する
こと並びに基板温度が800℃以下に保たれるこ
とから、PSG膜３０からリンが基板１１表面
のソース・ドレイン領域２４〜２７へ拡散する
速度を低下させる。以上より、これら領域２４
〜２７の表面濃度の低下を回避し、コンタクト
抵抗の増大を防止できる。
域２４，２６やドレイン領２５，２７上にタン
グステンシリサイド膜（図示せず）とＷ膜２８
の複合膜を形成するため、PSG膜３０に光を
照射してこれを溶融する際、照射された光は前
記複合膜で反射され、実質的に基板１１の内部
に入いるのを防止できる。従つて、基板１１内
の温度上昇を抑制できる。また、前記と同様な
理由により、前記ソース・ドレイン領域２４〜
２７から該領域を構成する不純物がコンタクト
ホール３１を介して基板１１の外へ消失する速
度を低減できる。更に、前記複合膜が存在する
こと並びに基板温度が800℃以下に保たれるこ
とから、PSG膜３０からリンが基板１１表面
のソース・ドレイン領域２４〜２７へ拡散する
速度を低下させる。以上より、これら領域２４
〜２７の表面濃度の低下を回避し、コンタクト
抵抗の増大を防止できる。
光がコンタクトホール３１から露出する前記
複合膜（特にＷ膜２８）で反射され、この反射
光がコンタクトホール３１の周縁のPSG膜３
０に達するため、この部分でのPSG膜３０が
緩やかなテーパが形成される。従つて、次の工
程でコンタクトホール３１に配線３２を形成す
る際、従来のように局部的に膜厚が薄い部分が
できることなく一様な厚みにでき、配線３５の
信頼性を向上できる。一方、基板表面の絶縁膜
の上層は数秒間1000〜1200℃に上昇させること
ができ、平滑化できた。
複合膜（特にＷ膜２８）で反射され、この反射
光がコンタクトホール３１の周縁のPSG膜３
０に達するため、この部分でのPSG膜３０が
緩やかなテーパが形成される。従つて、次の工
程でコンタクトホール３１に配線３２を形成す
る際、従来のように局部的に膜厚が薄い部分が
できることなく一様な厚みにでき、配線３５の
信頼性を向上できる。一方、基板表面の絶縁膜
の上層は数秒間1000〜1200℃に上昇させること
ができ、平滑化できた。
前記複合膜の存在により、ソース・ドレイン
領域２４〜２７を浅く形成でき、素子の微細化
が可能となる。
領域２４〜２７を浅く形成でき、素子の微細化
が可能となる。
実施例 ２
第３図ａ〜ｃはＮウエルCMOSプロセスによ
るCMOS EPROM装置への適用例を示す。なお、
周辺回路は実施例１に示した工程で同様に形成
し、メモリーセル部のみの形成方法を説明する。
るCMOS EPROM装置への適用例を示す。なお、
周辺回路は実施例１に示した工程で同様に形成
し、メモリーセル部のみの形成方法を説明する。
(1) まず、Ｐ型の（100）のシリコン基板４１上
にウエルを形成した（周辺回路用）後、素子分
離領域（図示せず）を形成した。つづいて、前
記基板全面に第１のゲート酸化膜４２を形成し
た後、セルトランジスタVth制御用にボロンを
イオン注入した。次いで、全面に第１層目の多
結晶シリコン膜４３を形成した後、これを所望
の形状にパターニングした。この際、隣接する
セル間に第１層目の多結晶シリコン膜４３の隙
間を形成する（図示せず）と同時に、周辺回路
領域の多結晶シリコン膜４３を全て除去した。
更に、セル周辺部の前記ゲート酸化膜４２を除
去した後、基板全面を酸化して周辺部の前記基
板４１上にシリコン酸化膜を形成し、かつセル
部の前記多結晶シリコン膜４３上に第２のゲー
ト酸化膜４４を形成した。しかる後、基板全面
に第２層目の多結晶シリコン膜４５を形成し、
この上にシリコン酸化膜４６、シリコン窒化膜
４７を順次形成した。ひきつづき、周辺部のゲ
ート電極配線を形成した後、低濃度拡散層を形
成し、セル部の前記多結晶シリコン膜４３，４
５を所望形状に加工した。この後、周辺部及び
セル部に900℃、酸素中で酸化し基板４１表面
に厚さ300ÅのSiO2膜を形成し、更に厚さ1500
ÅのSiO2膜４８を気相成長法により形成した。
次いで、異方性エツチングによりこのSiO2膜
４８をエツチングし、多結晶シリコン膜４３，
４５の側壁にこれを残存させた（第３図ａ図
示）。
にウエルを形成した（周辺回路用）後、素子分
離領域（図示せず）を形成した。つづいて、前
記基板全面に第１のゲート酸化膜４２を形成し
た後、セルトランジスタVth制御用にボロンを
イオン注入した。次いで、全面に第１層目の多
結晶シリコン膜４３を形成した後、これを所望
の形状にパターニングした。この際、隣接する
セル間に第１層目の多結晶シリコン膜４３の隙
間を形成する（図示せず）と同時に、周辺回路
領域の多結晶シリコン膜４３を全て除去した。
更に、セル周辺部の前記ゲート酸化膜４２を除
去した後、基板全面を酸化して周辺部の前記基
板４１上にシリコン酸化膜を形成し、かつセル
部の前記多結晶シリコン膜４３上に第２のゲー
ト酸化膜４４を形成した。しかる後、基板全面
に第２層目の多結晶シリコン膜４５を形成し、
この上にシリコン酸化膜４６、シリコン窒化膜
４７を順次形成した。ひきつづき、周辺部のゲ
ート電極配線を形成した後、低濃度拡散層を形
成し、セル部の前記多結晶シリコン膜４３，４
５を所望形状に加工した。この後、周辺部及び
セル部に900℃、酸素中で酸化し基板４１表面
に厚さ300ÅのSiO2膜を形成し、更に厚さ1500
ÅのSiO2膜４８を気相成長法により形成した。
次いで、異方性エツチングによりこのSiO2膜
４８をエツチングし、多結晶シリコン膜４３，
４５の側壁にこれを残存させた（第３図ａ図
示）。
(2) 次に、セル部にヒ素をイオン注入してN+型
のソース・ドレイン領域４９，５０を形成する
と同時に、周辺部にN+拡散層（図示せず）を
形成した。つづいて、周辺部にP+拡散層（図
示せず）を形成した後、セル部及び周辺部のシ
リコン窒化膜４７、シリコン酸化膜４６を除去
した。次いで、露出したソース・ドレイン領域
４９，５０上及び第２層目の多結晶シリコン膜
４５上に減圧気相成長法により、Ｗ膜５１及び
タングステンシリサイド膜（図示せず）からな
る複合膜を形成した（第３図ｂ図示）。更に、
基板全体に厚さ3000Åのシリコン酸化膜５２を
気相成長法により形成した後、厚さ8000Åの
PSG膜５３を形成した。しかる後、前記ソー
ス・ドレイン領域４９，５０及び第２層目の多
結晶シリコン膜４５上のシリコン酸化膜５２及
びPSG膜５３を選択的に開口し、コンタクト
ホール５４を形成した。ひきつづき、実施例１
と同様、基板全面に光を照射してコンタクトホ
ール５４周辺部のPSG膜５３を溶融すること
により、テーパを形成した。この後、コンタク
トホール５４に配線５５を形成してCMOS
EPROM装置を製造した（第３図ｃ図示）。
のソース・ドレイン領域４９，５０を形成する
と同時に、周辺部にN+拡散層（図示せず）を
形成した。つづいて、周辺部にP+拡散層（図
示せず）を形成した後、セル部及び周辺部のシ
リコン窒化膜４７、シリコン酸化膜４６を除去
した。次いで、露出したソース・ドレイン領域
４９，５０上及び第２層目の多結晶シリコン膜
４５上に減圧気相成長法により、Ｗ膜５１及び
タングステンシリサイド膜（図示せず）からな
る複合膜を形成した（第３図ｂ図示）。更に、
基板全体に厚さ3000Åのシリコン酸化膜５２を
気相成長法により形成した後、厚さ8000Åの
PSG膜５３を形成した。しかる後、前記ソー
ス・ドレイン領域４９，５０及び第２層目の多
結晶シリコン膜４５上のシリコン酸化膜５２及
びPSG膜５３を選択的に開口し、コンタクト
ホール５４を形成した。ひきつづき、実施例１
と同様、基板全面に光を照射してコンタクトホ
ール５４周辺部のPSG膜５３を溶融すること
により、テーパを形成した。この後、コンタク
トホール５４に配線５５を形成してCMOS
EPROM装置を製造した（第３図ｃ図示）。
しかして、実施例２によれば、以下に示す効果
を有する。
を有する。
第３図ｃのCMOS EPROM装置のセル部に
おいては、多結晶シリコン膜４３，４５からな
る二層多結晶シリコン構造が存在するため、他
の部分に比べて表面の段差形状が厳しくコンタ
クトホール５４が深くなる。従つて、配線５５
の加工の困難度が他の周辺回路あるいは他の半
導体装置に比べて高いが、本方法を用いれば特
に有効に配線５５を形成できる。
おいては、多結晶シリコン膜４３，４５からな
る二層多結晶シリコン構造が存在するため、他
の部分に比べて表面の段差形状が厳しくコンタ
クトホール５４が深くなる。従つて、配線５５
の加工の困難度が他の周辺回路あるいは他の半
導体装置に比べて高いが、本方法を用いれば特
に有効に配線５５を形成できる。
コンタクトホール内にＷ膜５１等からなる複
合膜を利用することにより、特に高電圧を印加
するメモリー書込み時の安定性を増すことがで
きる。即ち、EPROMメモリーの書込み時に
は、例えばコントロールゲートであるワード線
に12.5Vが印加され、選択ビツトを含むビツト
線には〜8Vの高電圧が印加され、通常の5V系
読出し時に比べ一本のビツト線並びにソース線
に1mAに近い電流が流れる。この際、素子の
高集積化ため、コンタクトホールの開口径の寸
法を例えば1.2μm×1.2μｍとした本実施例の場
合、ドレイン領域用のコンタクトホール底部の
配線―ドレイン領域間に局所的に電流の集中が
発生し、配線の信頼性を低下させる。特に、本
発明法を取らない配線の形成方法では、コンタ
クトホールの段差部分低部において配線蒸着の
シヤドー効果により、配線の膜厚が1/10になる
ことが多く、配線の抵抗の増大又は切断事故を
誘起しがちである。それ故、本発明法は、
CMOS EPROM装置の配線形成に特に有効な
手段である。
合膜を利用することにより、特に高電圧を印加
するメモリー書込み時の安定性を増すことがで
きる。即ち、EPROMメモリーの書込み時に
は、例えばコントロールゲートであるワード線
に12.5Vが印加され、選択ビツトを含むビツト
線には〜8Vの高電圧が印加され、通常の5V系
読出し時に比べ一本のビツト線並びにソース線
に1mAに近い電流が流れる。この際、素子の
高集積化ため、コンタクトホールの開口径の寸
法を例えば1.2μm×1.2μｍとした本実施例の場
合、ドレイン領域用のコンタクトホール底部の
配線―ドレイン領域間に局所的に電流の集中が
発生し、配線の信頼性を低下させる。特に、本
発明法を取らない配線の形成方法では、コンタ
クトホールの段差部分低部において配線蒸着の
シヤドー効果により、配線の膜厚が1/10になる
ことが多く、配線の抵抗の増大又は切断事故を
誘起しがちである。それ故、本発明法は、
CMOS EPROM装置の配線形成に特に有効な
手段である。
なお、上記実施例では、ソース・ドレイン領域
及び多結晶シリコン膜上にタングステンシリサイ
ド膜、タングステンシリサイド膜からなる複合膜
を気相成長法により自己整合的に形成する場合に
述べたが、これに限らない。例えば、まずトラン
ジスタのソース・ドレイン領域及びゲート多結晶
シリコンパターンを形成した後、チタン膜蒸着す
る。つづいて、Si原子をイオン注入した後600℃、
N2中で加熱し、Si―チタン膜に反応を起こしチ
タンシリサイド膜を形成する。次いで、未反応の
チタン膜のみをエツチング除去することによりチ
タンシリサイド膜をソース・ドレイン領域及びゲ
ート多結晶シリコンパターン上に自己整合的に形
成する。
及び多結晶シリコン膜上にタングステンシリサイ
ド膜、タングステンシリサイド膜からなる複合膜
を気相成長法により自己整合的に形成する場合に
述べたが、これに限らない。例えば、まずトラン
ジスタのソース・ドレイン領域及びゲート多結晶
シリコンパターンを形成した後、チタン膜蒸着す
る。つづいて、Si原子をイオン注入した後600℃、
N2中で加熱し、Si―チタン膜に反応を起こしチ
タンシリサイド膜を形成する。次いで、未反応の
チタン膜のみをエツチング除去することによりチ
タンシリサイド膜をソース・ドレイン領域及びゲ
ート多結晶シリコンパターン上に自己整合的に形
成する。
以上詳述した如く本発明によれば、コンタクト
抵抗の増大をもたらすことなく、コンタクトホー
ルにテーパを形成して配線の信頼性を向上できる
とともに、微細化して素子の高集積化が可能な相
補型半導体装置の製造方法を提供できる。
抵抗の増大をもたらすことなく、コンタクトホー
ルにテーパを形成して配線の信頼性を向上できる
とともに、微細化して素子の高集積化が可能な相
補型半導体装置の製造方法を提供できる。
第１図ａ〜ｈは本発明の実施例１に係る
CMOS半導体装置の製造方法を工程順に示す断
面図、第２図は従来の半導体装置の断面図、第３
図ａ〜ｃは本発明の実施例２に係るCMOS
EPROM装置の製造方法を工程順に示す断面図で
ある。 １１，４１……シリコン基板、１２……ウエ
ル、１４，４２，４４……ゲート酸化膜、１６…
…窒化膜パターン、１７……熱酸化膜パターン、
１８……ゲート電極、１９ａ，１９ｂ……N-型
層、２０ａ，２０ｂ……P-型層、２１，２９，
４８……SiO2膜、２２ａ，２２ｂ……N+型層、
２３ａ，２３ｂ……P+型層、２４，２６，４９
……ソース領域、２５，２７，５０……ドレイン
領域、２８……Ｗ膜、３０……PSG膜、３１，
５４……コンタクトホール、３２，５５……配
線、４３，４５……多結晶シリコン膜、４７……
シリコン窒化膜。
CMOS半導体装置の製造方法を工程順に示す断
面図、第２図は従来の半導体装置の断面図、第３
図ａ〜ｃは本発明の実施例２に係るCMOS
EPROM装置の製造方法を工程順に示す断面図で
ある。 １１，４１……シリコン基板、１２……ウエ
ル、１４，４２，４４……ゲート酸化膜、１６…
…窒化膜パターン、１７……熱酸化膜パターン、
１８……ゲート電極、１９ａ，１９ｂ……N-型
層、２０ａ，２０ｂ……P-型層、２１，２９，
４８……SiO2膜、２２ａ，２２ｂ……N+型層、
２３ａ，２３ｂ……P+型層、２４，２６，４９
……ソース領域、２５，２７，５０……ドレイン
領域、２８……Ｗ膜、３０……PSG膜、３１，
５４……コンタクトホール、３２，５５……配
線、４３，４５……多結晶シリコン膜、４７……
シリコン窒化膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上にＮ型拡散層、Ｐ型拡散層及び
ゲート電極を形成する工程と、前記Ｎ型拡散層、
Ｐ型拡散層及びゲート電極上に夫々高融点金属又
はこのシリサイドからなる金属層の少なくとも一
方を形成する工程と、全面に絶縁膜を形成する工
程と、前記Ｎ型拡散層、Ｐ型拡散層及びゲート電
極上の前記絶縁膜を選択的にエツチング除去しコ
ンタクトホールを形成する工程と、前記絶縁膜を
低温で加熱することにより前記コンタクトホール
周辺部の絶縁膜にテーパを形成する工程と、前記
コンタクトホールに配線を形成する工程とを具備
することを特徴とする相補型半導体装置の製造
法。 ２ 金属層がタングステンシリサイド層とタング
ステン層を積層したものであることを特徴とする
特許請求の範囲第１項記載の相補型半導体装置の
製造方法。 ３ 絶縁膜を低温で加熱する手段として光照射を
用いることを特徴とする特許請求の範囲第１項記
載の相補型半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164612A JPS6225451A (ja) | 1985-07-25 | 1985-07-25 | 相補型半導体装置の製造方法 |
| US06/813,142 US4743564A (en) | 1984-12-28 | 1985-12-24 | Method for manufacturing a complementary MOS type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164612A JPS6225451A (ja) | 1985-07-25 | 1985-07-25 | 相補型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6225451A JPS6225451A (ja) | 1987-02-03 |
| JPH0248146B2 true JPH0248146B2 (ja) | 1990-10-24 |
Family
ID=15796496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164612A Granted JPS6225451A (ja) | 1984-12-28 | 1985-07-25 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225451A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0366343B1 (en) * | 1988-10-28 | 1996-03-20 | AT&T Corp. | Integrated circuit fabrication, including low temperature method for making silicide structures |
| US6524904B1 (en) | 1999-04-20 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| US6524914B1 (en) * | 2000-10-30 | 2003-02-25 | Advanced Micro Devices, Inc. | Source side boron implanting and diffusing device architecture for deep sub 0.18 micron flash memory |
-
1985
- 1985-07-25 JP JP60164612A patent/JPS6225451A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6225451A (ja) | 1987-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |