JPH0922999A - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents
Ｍｉｓ型半導体装置及びその製造方法Info
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- JPH0922999A JPH0922999A JP17262595A JP17262595A JPH0922999A JP H0922999 A JPH0922999 A JP H0922999A JP 17262595 A JP17262595 A JP 17262595A JP 17262595 A JP17262595 A JP 17262595A JP H0922999 A JPH0922999 A JP H0922999A
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Abstract
(57)【要約】
【目的】ゲート電極中の不純物によるゲート下のチャネ
ル部への拡散を防ぐ。 【構成】ゲート電極層をアモルファスシリコンとポリシ
リコンの２層構造とし、アモルファスシリコンとポリシ
リコン層間に酸素あるいは窒素を含む層を介在させる。
Ｐ型シリコン基板２０１上に、Ｎ型のウェル拡散層２１
５を形成し、ゲート酸化膜２０４を形成する。この上部
に第１アモルファスシリコン層２０５を堆積する。次に
第１多結晶シリコン膜２０６を堆積させ、イオン注入法
を用いてイオン化した窒素２０７を導入する。こうして
ゲート電極層２０８を形成する。次に第１アモルファス
シリコン層とポリシリコンの境界に存在するシリコンの
未結合手と注入した窒素を結合させる窒化シリコン層２
１２を形成する。 【効果】熱処理によるドーパント不純物が異常な拡散や
増速拡散を起こさなくなりＭＩＳトランジスタの特性の
安定化を図ることが出来る。
ル部への拡散を防ぐ。 【構成】ゲート電極層をアモルファスシリコンとポリシ
リコンの２層構造とし、アモルファスシリコンとポリシ
リコン層間に酸素あるいは窒素を含む層を介在させる。
Ｐ型シリコン基板２０１上に、Ｎ型のウェル拡散層２１
５を形成し、ゲート酸化膜２０４を形成する。この上部
に第１アモルファスシリコン層２０５を堆積する。次に
第１多結晶シリコン膜２０６を堆積させ、イオン注入法
を用いてイオン化した窒素２０７を導入する。こうして
ゲート電極層２０８を形成する。次に第１アモルファス
シリコン層とポリシリコンの境界に存在するシリコンの
未結合手と注入した窒素を結合させる窒化シリコン層２
１２を形成する。 【効果】熱処理によるドーパント不純物が異常な拡散や
増速拡散を起こさなくなりＭＩＳトランジスタの特性の
安定化を図ることが出来る。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ型半導体装置お
よび、その製造方法に関するものである。特に、ゲート
電極の構造を改良した半導体装置に関する。
よび、その製造方法に関するものである。特に、ゲート
電極の構造を改良した半導体装置に関する。
【０００２】
【従来の技術】従来より、ＭＩＳ形トランジスタのゲー
ト電極及び配線の構造として、ゲート酸化膜の上にポリ
シリコン層が形成されたゲート電極が知られている。図
５に、従来のＭＩＳ型半導体装置の製造方法及び構造を
ゲート酸化工程以降について概略を示す。
ト電極及び配線の構造として、ゲート酸化膜の上にポリ
シリコン層が形成されたゲート電極が知られている。図
５に、従来のＭＩＳ型半導体装置の製造方法及び構造を
ゲート酸化工程以降について概略を示す。
【０００３】Ｎ型、比抵抗１０ 〜２０（Ωｃｍ）のシ
リコン基板１０１上に、ゲート酸化膜１０２を１０００
℃ Ｏ2 雰囲気中で、２０ｎｍ形成させたのち、ゲー
ト電極層１０８として、例えば、第１多結晶シリコン層
１０７をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法によって２００ｎｍ堆積させた
後、この後、燐イオン１１１をイオン注入法によって、
３０ＫｅＶのエネルギーで５×１０15［個／ｃｍ2］注
入させる（図５（ａ））。
リコン基板１０１上に、ゲート酸化膜１０２を１０００
℃ Ｏ2 雰囲気中で、２０ｎｍ形成させたのち、ゲー
ト電極層１０８として、例えば、第１多結晶シリコン層
１０７をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法によって２００ｎｍ堆積させた
後、この後、燐イオン１１１をイオン注入法によって、
３０ＫｅＶのエネルギーで５×１０15［個／ｃｍ2］注
入させる（図５（ａ））。
【０００４】ついで、ポジレジストを用いたフォトリソ
グラフィーによって所望のパターニングをし、ドライエ
ッチングによって、第１多結晶シリコン層１０７をエッ
チングしてゲート電極層１０８を形成した。ドライエッ
チングはＣＦ4ガスを用い、圧力０．８ｍＴｏｒｒ雰囲
気中、１５０Ｗのパワーで約６０秒行う。
グラフィーによって所望のパターニングをし、ドライエ
ッチングによって、第１多結晶シリコン層１０７をエッ
チングしてゲート電極層１０８を形成した。ドライエッ
チングはＣＦ4ガスを用い、圧力０．８ｍＴｏｒｒ雰囲
気中、１５０Ｗのパワーで約６０秒行う。
【０００５】さらに、９００℃水蒸気雰囲気中で３０分
間酸化し、ゲート電極層２０８の周囲に約１０００の酸
化シリコン膜を形成させる。
間酸化し、ゲート電極層２０８の周囲に約１０００の酸
化シリコン膜を形成させる。
【０００６】こののち、ＭＯＳトランジスターのソー
ス、ドレインとなる部分１０９をポジレジストをもちい
たフォトリソグラフィーによって、開孔した後、イオン
化砒素を９×１０15［個／ｃｍ2］イオン注入する（図
５（ｂ））。
ス、ドレインとなる部分１０９をポジレジストをもちい
たフォトリソグラフィーによって、開孔した後、イオン
化砒素を９×１０15［個／ｃｍ2］イオン注入する（図
５（ｂ））。
【０００７】この後、層間酸化シリコン膜１１０を、た
とえばＣＶＤ法によって堆積させたのち、コンタクト孔
をフォトリソグラフイー、および、ドライエッチングに
よって開孔し、配線金属例えば、Ａｌ１１１を蒸着し、
配線金属をフォトリソグラフイー、および、ドライエッ
チング して、配線に必要な部分をのこす（図６
（ｄ））。
とえばＣＶＤ法によって堆積させたのち、コンタクト孔
をフォトリソグラフイー、および、ドライエッチングに
よって開孔し、配線金属例えば、Ａｌ１１１を蒸着し、
配線金属をフォトリソグラフイー、および、ドライエッ
チング して、配線に必要な部分をのこす（図６
（ｄ））。
【０００８】以上従来のＭＩＳ型半導体装置の製造方法
の概略をしめした。
の概略をしめした。
【０００９】
【発明が解決しようとする課題】従来の半導体装置で
は、前記従来例のようにゲート電極層として、多結晶シ
リコンを用いている。しかし、特にＰ型ＭＯＳトランジ
スタのゲート電極層を３価の不純物原子、たとえばほう
素を用いて多結晶シリコンからなる電極層を形成させた
場合、ほう素は多結晶シリコン中の結晶粒界を介して単
結晶中よりも３倍から５倍程度早く拡散するため、ほう
素は燐の場合よりは早くゲート絶縁膜に拡散してしま
う。しかも、ほう素は絶縁膜中を迅速に拡散してしまう
ため。微細化されたトランジスタのゲート酸化膜中を容
易に通り抜けてしきい値電圧を変化させたり、ほう素が
絶縁膜中でクラスター化し絶縁機能を失ってしまう、い
わゆる突き抜け現象を起こしてしまうという問題点を有
していた。たとえば、前記実施例で９５０℃の熱処理を
行なうと導入させたほう素がゲート酸化膜を若干突き抜
けるために、ＭＯＳトランジスタのしきい値電圧が０．
１から１ボルト以上も低下してしまっていた。
は、前記従来例のようにゲート電極層として、多結晶シ
リコンを用いている。しかし、特にＰ型ＭＯＳトランジ
スタのゲート電極層を３価の不純物原子、たとえばほう
素を用いて多結晶シリコンからなる電極層を形成させた
場合、ほう素は多結晶シリコン中の結晶粒界を介して単
結晶中よりも３倍から５倍程度早く拡散するため、ほう
素は燐の場合よりは早くゲート絶縁膜に拡散してしま
う。しかも、ほう素は絶縁膜中を迅速に拡散してしまう
ため。微細化されたトランジスタのゲート酸化膜中を容
易に通り抜けてしきい値電圧を変化させたり、ほう素が
絶縁膜中でクラスター化し絶縁機能を失ってしまう、い
わゆる突き抜け現象を起こしてしまうという問題点を有
していた。たとえば、前記実施例で９５０℃の熱処理を
行なうと導入させたほう素がゲート酸化膜を若干突き抜
けるために、ＭＯＳトランジスタのしきい値電圧が０．
１から１ボルト以上も低下してしまっていた。
【００１０】さらにゲート電極層として、ポリシリコン
と高融点金属とシリコンの化合物の二層構造からなるい
わゆるポリサイド電極の場合、多結晶シリコンとシリサ
イド間の偏析係数はシリサイドの方が３倍程度大きいた
め、多結晶シリコン中の不純物はタングステンシリサイ
ド中へより多く取り込まれることになる。これにより、
トランジスタのしきい値電圧を精度良くコントロールす
るために、多結晶シリコン中の不純物濃度を過剰に設定
する必要があり、ゲート膜のつきぬけが更に悪化してし
まうということも問題となっていた。従来技術では、イ
オン注入と熱拡散により一旦ポリシリコン中に不純物が
導入されても、上記の理由でトランジスタ多結晶シリコ
ンからゲート膜中及びシリサイド中へ不純物が再分布し
てしまうためトランジスタの微細化とそれにともなう低
電圧動作化の障害の一つになっていた。この現象はトラ
ンジスタの微細化にともないポリシリコン膜厚が薄くな
ればより顕著になることは自明である。
と高融点金属とシリコンの化合物の二層構造からなるい
わゆるポリサイド電極の場合、多結晶シリコンとシリサ
イド間の偏析係数はシリサイドの方が３倍程度大きいた
め、多結晶シリコン中の不純物はタングステンシリサイ
ド中へより多く取り込まれることになる。これにより、
トランジスタのしきい値電圧を精度良くコントロールす
るために、多結晶シリコン中の不純物濃度を過剰に設定
する必要があり、ゲート膜のつきぬけが更に悪化してし
まうということも問題となっていた。従来技術では、イ
オン注入と熱拡散により一旦ポリシリコン中に不純物が
導入されても、上記の理由でトランジスタ多結晶シリコ
ンからゲート膜中及びシリサイド中へ不純物が再分布し
てしまうためトランジスタの微細化とそれにともなう低
電圧動作化の障害の一つになっていた。この現象はトラ
ンジスタの微細化にともないポリシリコン膜厚が薄くな
ればより顕著になることは自明である。
【００１１】そこで、本発明はこのような課題を解決し
ようとするもので、その目的とするところは、安定した
Ｐ型、Ｎ型多結晶シリコンをもつゲート電極を構成でき
る技術を提供するものである。
ようとするもので、その目的とするところは、安定した
Ｐ型、Ｎ型多結晶シリコンをもつゲート電極を構成でき
る技術を提供するものである。
【００１２】
（手段１） 本発明のＭＩＳ型半導体装置は、主に導電
体−絶縁膜−半導体基板が半導体素子の主要構成要素と
してなっており、前記導電体として構成される材料は、
前記絶縁膜上から少なくとも順にシリコンを主成分とし
て含む第１のシリコン層とシリコンを主成分として含む
第２のシリコン層とから構成されてなるＭＩＳ半導体素
子に於て、前記第１のシリコン層と第２のシリコン層間
には、酸素あるいは窒素を主成分とする成分が介在して
なることを特徴とする。
体−絶縁膜−半導体基板が半導体素子の主要構成要素と
してなっており、前記導電体として構成される材料は、
前記絶縁膜上から少なくとも順にシリコンを主成分とし
て含む第１のシリコン層とシリコンを主成分として含む
第２のシリコン層とから構成されてなるＭＩＳ半導体素
子に於て、前記第１のシリコン層と第２のシリコン層間
には、酸素あるいは窒素を主成分とする成分が介在して
なることを特徴とする。
【００１３】（手段２） 本発明のＭＩＳ型半導体装置
は、主に導電体−絶縁膜−半導体基板が半導体素子の主
要構成要素としてなっており、前記導電体として構成さ
れる材料は、前記絶縁膜上から少なくとも順にシリコン
を主成分として含む第１のシリコン層とシリコンを主成
分として含む第２のシリコン層とから構成されてなるＭ
ＩＳ半導体素子に於て、前記第１のシリコン層と第２の
シリコン層間には、少なくとも窒素の濃度が１×１０14
［個／ｃｍ3］以上２×１０22［個／ｃｍ3］未満含まれ
るしてなる領域が存在してなることを特徴とする。
は、主に導電体−絶縁膜−半導体基板が半導体素子の主
要構成要素としてなっており、前記導電体として構成さ
れる材料は、前記絶縁膜上から少なくとも順にシリコン
を主成分として含む第１のシリコン層とシリコンを主成
分として含む第２のシリコン層とから構成されてなるＭ
ＩＳ半導体素子に於て、前記第１のシリコン層と第２の
シリコン層間には、少なくとも窒素の濃度が１×１０14
［個／ｃｍ3］以上２×１０22［個／ｃｍ3］未満含まれ
るしてなる領域が存在してなることを特徴とする。
【００１４】（手段３） 本発明のＭＩＳ型半導体装置
は、前記、手段１のＭＩＳ型半導体装置において、酸素
あるいは窒素を主成分とする成分層は６ｎｍ未満である
ことを特徴とする。
は、前記、手段１のＭＩＳ型半導体装置において、酸素
あるいは窒素を主成分とする成分層は６ｎｍ未満である
ことを特徴とする。
【００１５】（手段４） 本発明のＭＩＳ型半導体装置
は、前記、手段１のＭＩＳ型半導体装置において、酸素
あるいは窒素を主成分とする成分層は、窒化シリコン、
酸化シリコン、窒化チタン、窒化タングステン、窒化モ
リブデンであることを特徴とする。
は、前記、手段１のＭＩＳ型半導体装置において、酸素
あるいは窒素を主成分とする成分層は、窒化シリコン、
酸化シリコン、窒化チタン、窒化タングステン、窒化モ
リブデンであることを特徴とする。
【００１６】（手段５） 本発明のＭＩＳ型半導体装置
の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にシリコン酸化膜を形成
する工程と、第一の多結晶シリコン層あるいは第一のア
モルファスシリコン層を堆積する工程と、第２のポリシ
リコン層を堆積する工程と該第２のポリシリコン層上か
ら窒素イオンを注入する工程と、熱処理をする工程とか
らなることを特徴とする。
の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にシリコン酸化膜を形成
する工程と、第一の多結晶シリコン層あるいは第一のア
モルファスシリコン層を堆積する工程と、第２のポリシ
リコン層を堆積する工程と該第２のポリシリコン層上か
ら窒素イオンを注入する工程と、熱処理をする工程とか
らなることを特徴とする。
【００１７】（手段６） 本発明のＭＩＳ型半導体装置
の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にシリコン酸化膜を形成
する工程と、第一の多結晶シリコン層あるいは第一のア
モルファスシリコン層を堆積する工程と、第２のポリシ
リコン層を堆積する工程と該第２のポリシリコン層上か
ら酸素イオンを注入する工程と、熱処理をする工程とか
らなることを特徴とする。
の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にシリコン酸化膜を形成
する工程と、第一の多結晶シリコン層あるいは第一のア
モルファスシリコン層を堆積する工程と、第２のポリシ
リコン層を堆積する工程と該第２のポリシリコン層上か
ら酸素イオンを注入する工程と、熱処理をする工程とか
らなることを特徴とする。
【００１８】（手段７） 本発明のＭＩＳ型半導体装置
の製造方法は、ＭＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、該第一の多結晶シリコ
ン層あるいは第一のアモルファスシリコン層上を酸素プ
ラズマ雰囲気中に曝す工程と、第２多結晶シリコン層を
堆積する工程と、レジストパターンをマスクにして、前
記第一の多結晶シリコン層あるいは第一のアモルファス
シリコン層と第２多結晶シリコン層をエッチングする工
程とからなるからなることを特徴とする。
の製造方法は、ＭＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、該第一の多結晶シリコ
ン層あるいは第一のアモルファスシリコン層上を酸素プ
ラズマ雰囲気中に曝す工程と、第２多結晶シリコン層を
堆積する工程と、レジストパターンをマスクにして、前
記第一の多結晶シリコン層あるいは第一のアモルファス
シリコン層と第２多結晶シリコン層をエッチングする工
程とからなるからなることを特徴とする。
【００１９】（手段８） 本発明のＭＩＳ型半導体装置
の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、該第一の多結晶シリコ
ン層あるいは第一のアモルファスシリコン層上を窒素プ
ラズマ雰囲気中に曝す工程と、第２多結晶シリコン層を
堆積する工程と、レジストパターンをマスクにして、前
記第一の多結晶シリコン層あるいは第一のアモルファス
シリコン層と第２多結晶シリコン層をエッチングする工
程とからなるからなることを特徴とする。
の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、該第一の多結晶シリコ
ン層あるいは第一のアモルファスシリコン層上を窒素プ
ラズマ雰囲気中に曝す工程と、第２多結晶シリコン層を
堆積する工程と、レジストパターンをマスクにして、前
記第一の多結晶シリコン層あるいは第一のアモルファス
シリコン層と第２多結晶シリコン層をエッチングする工
程とからなるからなることを特徴とする。
【００２０】（手段９） 本発明のＭＩＳ型半導体装置
の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、酸素雰囲気中で熱酸化
する工程と、第２多結晶シリコン層を堆積する工程と、
レジストパターンをマスクにして、前記第一の多結晶シ
リコン層あるいは第一のアモルファスシリコン層と第２
多結晶シリコン層をエッチングする工程とからなるから
なることを特徴とする。
の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、酸素雰囲気中で熱酸化
する工程と、第２多結晶シリコン層を堆積する工程と、
レジストパターンをマスクにして、前記第一の多結晶シ
リコン層あるいは第一のアモルファスシリコン層と第２
多結晶シリコン層をエッチングする工程とからなるから
なることを特徴とする。
【００２１】（手段１０） 本発明のＭＩＳ型半導体装
置の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、窒素雰囲気中で熱窒化
する工程と、第２多結晶シリコン層を堆積する工程と、
レジストパターンをマスクにして、前記第一の多結晶シ
リコン層あるいは第一のアモルファスシリコン層と第２
多結晶シリコン層をエッチングする工程とからなるから
なることを特徴とする。
置の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、窒素雰囲気中で熱窒化
する工程と、第２多結晶シリコン層を堆積する工程と、
レジストパターンをマスクにして、前記第一の多結晶シ
リコン層あるいは第一のアモルファスシリコン層と第２
多結晶シリコン層をエッチングする工程とからなるから
なることを特徴とする。
【００２２】（手段１１） 本発明のＭＩＳ型半導体装
置の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、前記第一の多結晶シリ
コン層あるいは第一のアモルファスシリコン層上表面を
少なくとも酸素を含む溶液中に浸す工程と、第２多結晶
シリコン層を堆積する工程と、レジストパターンをマス
クにして、前記第一の多結晶シリコン層あるいは第一の
アモルファスシリコン層と第２多結晶シリコン層をエッ
チングする工程とからなるからなることを特徴とする。
置の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、前記第一の多結晶シリ
コン層あるいは第一のアモルファスシリコン層上表面を
少なくとも酸素を含む溶液中に浸す工程と、第２多結晶
シリコン層を堆積する工程と、レジストパターンをマス
クにして、前記第一の多結晶シリコン層あるいは第一の
アモルファスシリコン層と第２多結晶シリコン層をエッ
チングする工程とからなるからなることを特徴とする。
【００２３】（手段１２） 本発明のＭＩＳ型半導体装
置の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、前記第一の多結晶シリ
コン層あるいは第一のアモルファスシリコン層上表面を
少なくとも窒素を含む溶液中に浸す工程と、第２多結晶
シリコン層を堆積する工程と、レジストパターンをマス
クにして、前記第一の多結晶シリコン層あるいは第一の
アモルファスシリコン層と第２多結晶シリコン層をエッ
チングする工程とからなるからなることを特徴とする。
置の製造方法は、ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、前記第一の多結晶シリ
コン層あるいは第一のアモルファスシリコン層上表面を
少なくとも窒素を含む溶液中に浸す工程と、第２多結晶
シリコン層を堆積する工程と、レジストパターンをマス
クにして、前記第一の多結晶シリコン層あるいは第一の
アモルファスシリコン層と第２多結晶シリコン層をエッ
チングする工程とからなるからなることを特徴とする。
【００２４】（手段１３） 本発明のＭＩＳ型半導体装
置の製造方法は、前記、手段９、手段１０のＭＩＳ型半
導体装置において、酸素、窒素を含む溶液として、水、
過酸化水素、過酸化水素水溶液、硫酸、硫酸水溶液、ア
ンモニア水溶液、水酸化カリウム水溶液、メタノール、
エタノール、イソプロピルアルコール、酢酸水溶液、硝
酸水溶液をおもに含有する溶液であることを特徴とす
る。
置の製造方法は、前記、手段９、手段１０のＭＩＳ型半
導体装置において、酸素、窒素を含む溶液として、水、
過酸化水素、過酸化水素水溶液、硫酸、硫酸水溶液、ア
ンモニア水溶液、水酸化カリウム水溶液、メタノール、
エタノール、イソプロピルアルコール、酢酸水溶液、硝
酸水溶液をおもに含有する溶液であることを特徴とす
る。
【００２５】
【作用】多結晶シリコン中でほう素の拡散が増速してし
まうのは、ほう素は、シリコン中の未結合手を介して拡
散するからである。酸化シリコン、窒化シリコンはこの
拡散係数を大幅に減少させることができる。
まうのは、ほう素は、シリコン中の未結合手を介して拡
散するからである。酸化シリコン、窒化シリコンはこの
拡散係数を大幅に減少させることができる。
【００２６】また、特に金属の窒化物は導電性を持つと
ともに、一般に不純物の拡散バリア層となる。このため
多結晶シリコンからの不純物の拡散を抑止できる。
ともに、一般に不純物の拡散バリア層となる。このため
多結晶シリコンからの不純物の拡散を抑止できる。
【００２７】
（実施例１）図１は、本発明によるＭＩＳ型半導体装置
の製造装置及びその製造方法の一実施例であり、特にＰ
型ＭＯＳトランジスタの場合について工程順に説明す
る。Ｐ型シリコン基板２０１上に、Ｎ型のウェル拡散層
２１５を形成させた後、素子の活性領域２０２と厚い酸
化膜でおおわれた素子の分離領域２０３を形成した。初
めに、１０００℃乾燥酸素中４０分熱酸化して、４０ｎ
ｍのゲート酸化膜２０４を形成させた。このゲート酸化
膜の上部に第１アモルファスシリコン層２０５を堆積さ
せた。形成条件としては、５５０℃の雰囲気中でシラン
の熱分解によって行なわれ、２０ｎｍ堆積した。次に、
第１多結晶シリコン膜２０６を堆積させた。形成条件と
しては、６２０℃の雰囲気中でシランの熱分解によって
行なわれ、４００ｎｍ堆積した。
の製造装置及びその製造方法の一実施例であり、特にＰ
型ＭＯＳトランジスタの場合について工程順に説明す
る。Ｐ型シリコン基板２０１上に、Ｎ型のウェル拡散層
２１５を形成させた後、素子の活性領域２０２と厚い酸
化膜でおおわれた素子の分離領域２０３を形成した。初
めに、１０００℃乾燥酸素中４０分熱酸化して、４０ｎ
ｍのゲート酸化膜２０４を形成させた。このゲート酸化
膜の上部に第１アモルファスシリコン層２０５を堆積さ
せた。形成条件としては、５５０℃の雰囲気中でシラン
の熱分解によって行なわれ、２０ｎｍ堆積した。次に、
第１多結晶シリコン膜２０６を堆積させた。形成条件と
しては、６２０℃の雰囲気中でシランの熱分解によって
行なわれ、４００ｎｍ堆積した。
【００２８】つぎに、イオン注入法を用いてイオン化し
た窒素２０７を加速電圧５０ＫｅＶで１×１０15［個／
ｃｍ2］程度導入させた（図１（ａ））。
た窒素２０７を加速電圧５０ＫｅＶで１×１０15［個／
ｃｍ2］程度導入させた（図１（ａ））。
【００２９】この後フォトリソグラフィー技術とエッチ
ング技術によって、ポリシリコン層を加工し、ゲート電
極層２０８として形成させた。次に、第１アモルファス
シリコン層とポリシリコンの境界に存在するシリコンの
未結合手と注入した窒素を結合させる窒化シリコン層２
１２を３ｎｍ形成するために、９００℃の温度で乾燥酸
素中２０分熱処理をした。次に、Ｐチャネルトランジス
タ部分にはソース、ドレイン領域および、ゲート電極層
の導電型を決めるために、Ｐ型不純物として、たとえば
硼素イオン２１１を１５ｋｅＶで５×１０15［個／ｃｍ
2］を導入した。（図１（ｂ））この、ソース、ドレイ
ン領域への不純物の導入はゲート電極層に対して自己整
合的に行なわれるために、ＮチャネルＭＯＳトランジス
タのゲート電極層中にはＮ型不純物が、ＰチャネルＭＯ
Ｓトランジスターのゲート電極層中にはＰ型不純物が導
入されている。さらに、導入させたＮ型、Ｐ型不純物を
活性化させるために、９５０℃の不活性ガス雰囲気中で
２０分熱処理を行なった。この熱処理によっても、窒化
シリコン層２１２の為にトランジスタのしきい値電圧が
シフトしたり、いわゆる突き抜け現象が現れる等の特性
の劣化はない。
ング技術によって、ポリシリコン層を加工し、ゲート電
極層２０８として形成させた。次に、第１アモルファス
シリコン層とポリシリコンの境界に存在するシリコンの
未結合手と注入した窒素を結合させる窒化シリコン層２
１２を３ｎｍ形成するために、９００℃の温度で乾燥酸
素中２０分熱処理をした。次に、Ｐチャネルトランジス
タ部分にはソース、ドレイン領域および、ゲート電極層
の導電型を決めるために、Ｐ型不純物として、たとえば
硼素イオン２１１を１５ｋｅＶで５×１０15［個／ｃｍ
2］を導入した。（図１（ｂ））この、ソース、ドレイ
ン領域への不純物の導入はゲート電極層に対して自己整
合的に行なわれるために、ＮチャネルＭＯＳトランジス
タのゲート電極層中にはＮ型不純物が、ＰチャネルＭＯ
Ｓトランジスターのゲート電極層中にはＰ型不純物が導
入されている。さらに、導入させたＮ型、Ｐ型不純物を
活性化させるために、９５０℃の不活性ガス雰囲気中で
２０分熱処理を行なった。この熱処理によっても、窒化
シリコン層２１２の為にトランジスタのしきい値電圧が
シフトしたり、いわゆる突き抜け現象が現れる等の特性
の劣化はない。
【００３０】この後層間絶縁膜を形成した後、配線層で
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図１（ｃ））。
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図１（ｃ））。
【００３１】上の方法においては、Ｐ型ＭＯＳトランジ
スタで説明を行ったが、Ｎ型ＭＯＳトランジスタでも同
様である。また、ゲート電極層としてポリサイド電極構
造を採用することができる。タングステンポリサイド、
モリブデンポリサイド、クロムポリサイド、ニッケルポ
リサイド、チタンポリサイド、バナジウムポリサイド、
白金ポリサイド、鉛ポリサイド、パラジウムポリサイ
ド、マンガンポリサイド、鉄ポリサイド、コバルトポリ
サイド等であってもよい。また、窒素イオン注入のかわ
りに、酸素イオン、水酸基イオン、アンモニアイオン等
を注入しても効果は同様である。
スタで説明を行ったが、Ｎ型ＭＯＳトランジスタでも同
様である。また、ゲート電極層としてポリサイド電極構
造を採用することができる。タングステンポリサイド、
モリブデンポリサイド、クロムポリサイド、ニッケルポ
リサイド、チタンポリサイド、バナジウムポリサイド、
白金ポリサイド、鉛ポリサイド、パラジウムポリサイ
ド、マンガンポリサイド、鉄ポリサイド、コバルトポリ
サイド等であってもよい。また、窒素イオン注入のかわ
りに、酸素イオン、水酸基イオン、アンモニアイオン等
を注入しても効果は同様である。
【００３２】（実施例２）図２は、本発明によるＭＩＳ
型半導体装置の製造装置及びその製造方法の一実施例で
あり、特にＰ型ＭＯＳトランジスタの場合について工程
順に説明する。Ｐ型シリコン基板２０１上に、Ｎ型のウ
ェル拡散層２１５を形成させた後、素子の活性領域２０
２と厚い酸化膜でおおわれた素子の分離領域２０３を形
成した。初めに、１０００℃乾燥酸素中、４０分熱酸化
して、４０ｎｍのゲート酸化膜２０４を形成させた。こ
のゲート酸化膜の上部に第１アモルファスシリコン層２
０５を堆積させた。形成条件としては、５５０℃の雰囲
気中でシランの熱分解によって行なわれ、２０ｎｍ堆積
した。
型半導体装置の製造装置及びその製造方法の一実施例で
あり、特にＰ型ＭＯＳトランジスタの場合について工程
順に説明する。Ｐ型シリコン基板２０１上に、Ｎ型のウ
ェル拡散層２１５を形成させた後、素子の活性領域２０
２と厚い酸化膜でおおわれた素子の分離領域２０３を形
成した。初めに、１０００℃乾燥酸素中、４０分熱酸化
して、４０ｎｍのゲート酸化膜２０４を形成させた。こ
のゲート酸化膜の上部に第１アモルファスシリコン層２
０５を堆積させた。形成条件としては、５５０℃の雰囲
気中でシランの熱分解によって行なわれ、２０ｎｍ堆積
した。
【００３３】つぎに、窒素プラズマ雰囲気中に第１アモ
ルファスシリコン層２０５を曝した。この時のプラズマ
条件は、パワー５００Ｗ、圧力１０ｍＴｏｒｒ、９０ｓ
ｅｃの処理を行った。これにより、第１アモルファスシ
リコン層の上には２ｎｍ程度の窒化シリコン層２１２が
形成される。次に、第１多結晶シリコン膜２０６を堆積
させた。形成条件としては、６２０℃の雰囲気中でシラ
ンの熱分解によって行なわれ、４００ｎｍ堆積した（図
２（ａ））。
ルファスシリコン層２０５を曝した。この時のプラズマ
条件は、パワー５００Ｗ、圧力１０ｍＴｏｒｒ、９０ｓ
ｅｃの処理を行った。これにより、第１アモルファスシ
リコン層の上には２ｎｍ程度の窒化シリコン層２１２が
形成される。次に、第１多結晶シリコン膜２０６を堆積
させた。形成条件としては、６２０℃の雰囲気中でシラ
ンの熱分解によって行なわれ、４００ｎｍ堆積した（図
２（ａ））。
【００３４】この後フォトリソグラフィー技術とエッチ
ング技術によって、ポリシリコン層を加工し、ゲート電
極層２０８として形成させた。次に、９００℃の温度で
乾燥酸素中２０分熱処理をした。次に、Ｐチャネルトラ
ンジスタ部分にはソース、ドレイン領域および、ゲート
電極層の導電型を決めるために、Ｐ型不純物として、た
とえば硼素イオン２１１を１５ｋｅＶで５×１０15［個
／ｃｍ2］を導入した。（図２（ｂ））この、ソース、
ドレイン領域への不純物の導入はゲート電極層に対して
自己整合的に行なわれるために、ＮチャネルＭＯＳトラ
ンジスタのゲート電極層中にはＮ型不純物が、Ｐチャネ
ルＭＯＳトランジスターのゲート電極層中にはＰ型不純
物が導入されている。さらに、導入させたＮ型、Ｐ型不
純物を活性化させるために、９５０℃の不活性ガス雰囲
気中で２０分熱処理を行なった。この熱処理によって
も、窒化シリコン層２１２の為にトランジスタのしきい
値電圧がシフトしたり、いわゆる突き抜け現象が現れる
等の特性の劣化はない。
ング技術によって、ポリシリコン層を加工し、ゲート電
極層２０８として形成させた。次に、９００℃の温度で
乾燥酸素中２０分熱処理をした。次に、Ｐチャネルトラ
ンジスタ部分にはソース、ドレイン領域および、ゲート
電極層の導電型を決めるために、Ｐ型不純物として、た
とえば硼素イオン２１１を１５ｋｅＶで５×１０15［個
／ｃｍ2］を導入した。（図２（ｂ））この、ソース、
ドレイン領域への不純物の導入はゲート電極層に対して
自己整合的に行なわれるために、ＮチャネルＭＯＳトラ
ンジスタのゲート電極層中にはＮ型不純物が、Ｐチャネ
ルＭＯＳトランジスターのゲート電極層中にはＰ型不純
物が導入されている。さらに、導入させたＮ型、Ｐ型不
純物を活性化させるために、９５０℃の不活性ガス雰囲
気中で２０分熱処理を行なった。この熱処理によって
も、窒化シリコン層２１２の為にトランジスタのしきい
値電圧がシフトしたり、いわゆる突き抜け現象が現れる
等の特性の劣化はない。
【００３５】この後層間絶縁膜を形成した後、配線層で
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図２（ｃ））。
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図２（ｃ））。
【００３６】上の方法においては、Ｐ型ＭＯＳトランジ
スタで説明を行ったが、Ｎ型ＭＯＳトランジスタでも同
様である。また、ゲート電極層としてポリサイド電極構
造を採用することができる。タングステンポリサイド、
モリブデンポリサイド、クロムポリサイド、ニッケルポ
リサイド、チタンポリサイド、バナジウムポリサイド、
白金ポリサイド、鉛ポリサイド、パラジウムポリサイ
ド、マンガンポリサイド、鉄ポリサイド、コバルトポリ
サイド等であってもよい。また、窒素プラズマのかわり
に、酸素プラズマ、アンモニアプラズマ、Ｈ2Ｏプラズ
マ等で処理しても効果は同様である。
スタで説明を行ったが、Ｎ型ＭＯＳトランジスタでも同
様である。また、ゲート電極層としてポリサイド電極構
造を採用することができる。タングステンポリサイド、
モリブデンポリサイド、クロムポリサイド、ニッケルポ
リサイド、チタンポリサイド、バナジウムポリサイド、
白金ポリサイド、鉛ポリサイド、パラジウムポリサイ
ド、マンガンポリサイド、鉄ポリサイド、コバルトポリ
サイド等であってもよい。また、窒素プラズマのかわり
に、酸素プラズマ、アンモニアプラズマ、Ｈ2Ｏプラズ
マ等で処理しても効果は同様である。
【００３７】（実施例３）図３は、本発明によるＭＩＳ
型半導体装置の製造装置及びその製造方法の一実施例で
あり、特にＰ型ＭＯＳトランジスタの場合について工程
順に説明する。Ｐ型シリコン基板２０１上に、Ｎ型のウ
ェル拡散層２１５を形成させた後、素子の活性領域２０
２と厚い酸化膜でおおわれた素子の分離領域２０３を形
成した。初めに、１０００℃乾燥酸素中、４０分熱酸化
して、４０ｎｍのゲート酸化膜２０４を形成させた。こ
のゲート酸化膜の上部に第１アモルファスシリコン層２
０５を堆積させた。形成条件としては、５５０℃の雰囲
気中でシランの熱分解によって行なわれ、２０ｎｍ堆積
した。
型半導体装置の製造装置及びその製造方法の一実施例で
あり、特にＰ型ＭＯＳトランジスタの場合について工程
順に説明する。Ｐ型シリコン基板２０１上に、Ｎ型のウ
ェル拡散層２１５を形成させた後、素子の活性領域２０
２と厚い酸化膜でおおわれた素子の分離領域２０３を形
成した。初めに、１０００℃乾燥酸素中、４０分熱酸化
して、４０ｎｍのゲート酸化膜２０４を形成させた。こ
のゲート酸化膜の上部に第１アモルファスシリコン層２
０５を堆積させた。形成条件としては、５５０℃の雰囲
気中でシランの熱分解によって行なわれ、２０ｎｍ堆積
した。
【００３８】つぎに、窒素雰囲気中で第１アモルファス
シリコン層２０５を窒化させた。この時の窒化条件は、
温度１０００℃、窒素流量１５［リットル／分］、時間
３０秒であった。これにより、第１アモルファスシリコ
ン層の上には１．５ｎｍ程度の窒化シリコン層２１２が
形成される。次に、第１多結晶シリコン膜２０６を堆積
させた。形成条件としては、６２０℃の雰囲気中でシラ
ンの熱分解によって行なわれ、４００ｎｍ堆積した（図
３（ａ））。
シリコン層２０５を窒化させた。この時の窒化条件は、
温度１０００℃、窒素流量１５［リットル／分］、時間
３０秒であった。これにより、第１アモルファスシリコ
ン層の上には１．５ｎｍ程度の窒化シリコン層２１２が
形成される。次に、第１多結晶シリコン膜２０６を堆積
させた。形成条件としては、６２０℃の雰囲気中でシラ
ンの熱分解によって行なわれ、４００ｎｍ堆積した（図
３（ａ））。
【００３９】この後フォトリソグラフィー技術とエッチ
ング技術によって、ポリシリコン層を加工し、ゲート電
極層２０８として形成させた。次に、９００℃の温度で
乾燥酸素中２０分熱処理をした。次に、Ｐチャネルトラ
ンジスタ部分にはソース、ドレイン領域および、ゲート
電極層の導電型を決めるために、Ｐ型不純物として、た
とえば硼素イオン２１１を１５ｋｅＶで５×１０15［個
／ｃｍ2］を導入した。（図３（ｂ））この、ソース、
ドレイン領域への不純物の導入はゲート電極層に対して
自己整合的に行なわれるために、ＮチャネルＭＯＳトラ
ンジスタのゲート電極層中にはＮ型不純物が、Ｐチャネ
ルＭＯＳトランジスターのゲート電極層中にはＰ型不純
物が導入されている。さらに、導入させたＮ型、Ｐ型不
純物を活性化させるために、９５０℃の不活性ガス雰囲
気中で２０分熱処理を行なった。この熱処理によって
も、窒化シリコン層２１２の為にトランジスタのしきい
値電圧がシフトしたり、いわゆる突き抜け現象が現れる
等の特性の劣化はない。
ング技術によって、ポリシリコン層を加工し、ゲート電
極層２０８として形成させた。次に、９００℃の温度で
乾燥酸素中２０分熱処理をした。次に、Ｐチャネルトラ
ンジスタ部分にはソース、ドレイン領域および、ゲート
電極層の導電型を決めるために、Ｐ型不純物として、た
とえば硼素イオン２１１を１５ｋｅＶで５×１０15［個
／ｃｍ2］を導入した。（図３（ｂ））この、ソース、
ドレイン領域への不純物の導入はゲート電極層に対して
自己整合的に行なわれるために、ＮチャネルＭＯＳトラ
ンジスタのゲート電極層中にはＮ型不純物が、Ｐチャネ
ルＭＯＳトランジスターのゲート電極層中にはＰ型不純
物が導入されている。さらに、導入させたＮ型、Ｐ型不
純物を活性化させるために、９５０℃の不活性ガス雰囲
気中で２０分熱処理を行なった。この熱処理によって
も、窒化シリコン層２１２の為にトランジスタのしきい
値電圧がシフトしたり、いわゆる突き抜け現象が現れる
等の特性の劣化はない。
【００４０】この後層間絶縁膜を形成した後、配線層で
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図３（ｃ））。
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図３（ｃ））。
【００４１】上の方法においては、Ｐ型ＭＯＳトランジ
スタで説明を行ったが、Ｎ型ＭＯＳトランジスタでも同
様である。また、ゲート電極層としてポリサイド電極構
造を採用することができる。タングステンポリサイド、
モリブデンポリサイド、クロムポリサイド、ニッケルポ
リサイド、チタンポリサイド、バナジウムポリサイド、
白金ポリサイド、鉛ポリサイド、パラジウムポリサイ
ド、マンガンポリサイド、鉄ポリサイド、コバルトポリ
サイド等であってもよい。また、窒素のかわりに、酸
素、アンモニア、Ｈ2Ｏ等で処理しても効果は同様であ
る。
スタで説明を行ったが、Ｎ型ＭＯＳトランジスタでも同
様である。また、ゲート電極層としてポリサイド電極構
造を採用することができる。タングステンポリサイド、
モリブデンポリサイド、クロムポリサイド、ニッケルポ
リサイド、チタンポリサイド、バナジウムポリサイド、
白金ポリサイド、鉛ポリサイド、パラジウムポリサイ
ド、マンガンポリサイド、鉄ポリサイド、コバルトポリ
サイド等であってもよい。また、窒素のかわりに、酸
素、アンモニア、Ｈ2Ｏ等で処理しても効果は同様であ
る。
【００４２】（実施例４）図４は、本発明によるＭＩＳ
型半導体装置の製造装置及びその製造方法の一実施例で
あり、特にＰ型ＭＯＳトランジスタの場合について工程
順に説明する。Ｐ型シリコン基板２０１上に、Ｎ型のウ
ェル拡散層２１５を形成させた後、素子の活性領域２０
２と厚い酸化膜でおおわれた素子の分離領域２０３を形
成した。初めに、１０００℃乾燥酸素中、４０分熱酸化
して、４０ｎｍのゲート酸化膜２０４を形成させた。こ
のゲート酸化膜の上部に第１アモルファスシリコン層２
０５を堆積させた。形成条件としては、５５０℃の雰囲
気中でシランの熱分解によって行なわれ、２０ｎｍ堆積
した。
型半導体装置の製造装置及びその製造方法の一実施例で
あり、特にＰ型ＭＯＳトランジスタの場合について工程
順に説明する。Ｐ型シリコン基板２０１上に、Ｎ型のウ
ェル拡散層２１５を形成させた後、素子の活性領域２０
２と厚い酸化膜でおおわれた素子の分離領域２０３を形
成した。初めに、１０００℃乾燥酸素中、４０分熱酸化
して、４０ｎｍのゲート酸化膜２０４を形成させた。こ
のゲート酸化膜の上部に第１アモルファスシリコン層２
０５を堆積させた。形成条件としては、５５０℃の雰囲
気中でシランの熱分解によって行なわれ、２０ｎｍ堆積
した。
【００４３】つぎに、純水溶液中に第１アモルファスシ
リコン層２０５を浸せきさせた。この時の溶液の条件
は、純水１５リットル、液温８０度、時間１５分であっ
た。これにより、第１アモルファスシリコン層の上には
１ｎｍ程度の窒化シリコン層２１２が形成される。次
に、第１多結晶シリコン膜２０６を堆積させた。形成条
件としては、６２０℃の雰囲気中でシランの熱分解によ
って行なわれ、４００ｎｍ堆積した（図４（ａ））。
リコン層２０５を浸せきさせた。この時の溶液の条件
は、純水１５リットル、液温８０度、時間１５分であっ
た。これにより、第１アモルファスシリコン層の上には
１ｎｍ程度の窒化シリコン層２１２が形成される。次
に、第１多結晶シリコン膜２０６を堆積させた。形成条
件としては、６２０℃の雰囲気中でシランの熱分解によ
って行なわれ、４００ｎｍ堆積した（図４（ａ））。
【００４４】この後フォトリソグラフィー技術とエッチ
ング技術によって、ポリシリコン層を加工し、ゲート電
極層２０８として形成させた。次に、９００℃の温度で
乾燥酸素中２０分熱処理をした。次に、Ｐチャネルトラ
ンジスタ部分にはソース、ドレイン領域および、ゲート
電極層の導電型を決めるために、Ｐ型不純物として、た
とえば硼素イオン２１１を１５ｋｅＶで５×１０15［個
／ｃｍ2］を導入した。（図４（ｂ））この、ソース、
ドレイン領域への不純物の導入はゲート電極層に対して
自己整合的に行なわれるために、ＮチャネルＭＯＳトラ
ンジスタのゲート電極層中にはＮ型不純物が、Ｐチャネ
ルＭＯＳトランジスターのゲート電極層中にはＰ型不純
物が導入されている。さらに、導入させたＮ型、Ｐ型不
純物を活性化させるために、９５０℃の不活性ガス雰囲
気中で２０分熱処理を行なった。この熱処理によって
も、窒化シリコン層２１２の為にトランジスタのしきい
値電圧がシフトしたり、いわゆる突き抜け現象が現れる
等の特性の劣化はない。
ング技術によって、ポリシリコン層を加工し、ゲート電
極層２０８として形成させた。次に、９００℃の温度で
乾燥酸素中２０分熱処理をした。次に、Ｐチャネルトラ
ンジスタ部分にはソース、ドレイン領域および、ゲート
電極層の導電型を決めるために、Ｐ型不純物として、た
とえば硼素イオン２１１を１５ｋｅＶで５×１０15［個
／ｃｍ2］を導入した。（図４（ｂ））この、ソース、
ドレイン領域への不純物の導入はゲート電極層に対して
自己整合的に行なわれるために、ＮチャネルＭＯＳトラ
ンジスタのゲート電極層中にはＮ型不純物が、Ｐチャネ
ルＭＯＳトランジスターのゲート電極層中にはＰ型不純
物が導入されている。さらに、導入させたＮ型、Ｐ型不
純物を活性化させるために、９５０℃の不活性ガス雰囲
気中で２０分熱処理を行なった。この熱処理によって
も、窒化シリコン層２１２の為にトランジスタのしきい
値電圧がシフトしたり、いわゆる突き抜け現象が現れる
等の特性の劣化はない。
【００４５】この後層間絶縁膜を形成した後、配線層で
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図４（ｃ））。
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図４（ｃ））。
【００４６】上の方法においては、Ｐ型ＭＯＳトランジ
スタで説明を行ったが、Ｎ型ＭＯＳトランジスタでも同
様である。また、ゲート電極層としてポリサイド電極構
造を採用することができる。タングステンポリサイド、
モリブデンポリサイド、クロムポリサイド、ニッケルポ
リサイド、チタンポリサイド、バナジウムポリサイド、
白金ポリサイド、鉛ポリサイド、パラジウムポリサイ
ド、マンガンポリサイド、鉄ポリサイド、コバルトポリ
サイド等であってもよい。また、純水のかわりに、過酸
化水素、過酸化水素水溶液、硫酸、硫酸水溶液、アンモ
ニア水溶液、水酸化カリウム水溶液、メタノール、エタ
ノール、イソプロピルアルコール、酢酸水溶液、硝酸水
溶液等、あるいはこれらの蒸気雰囲気中で処理しても効
果は同様である。
スタで説明を行ったが、Ｎ型ＭＯＳトランジスタでも同
様である。また、ゲート電極層としてポリサイド電極構
造を採用することができる。タングステンポリサイド、
モリブデンポリサイド、クロムポリサイド、ニッケルポ
リサイド、チタンポリサイド、バナジウムポリサイド、
白金ポリサイド、鉛ポリサイド、パラジウムポリサイ
ド、マンガンポリサイド、鉄ポリサイド、コバルトポリ
サイド等であってもよい。また、純水のかわりに、過酸
化水素、過酸化水素水溶液、硫酸、硫酸水溶液、アンモ
ニア水溶液、水酸化カリウム水溶液、メタノール、エタ
ノール、イソプロピルアルコール、酢酸水溶液、硝酸水
溶液等、あるいはこれらの蒸気雰囲気中で処理しても効
果は同様である。
【００４７】
【発明の効果】以上本発明によれば、トランジスタへの
不純物導入後の熱処理温度及び時間に余裕をもたせるこ
とが出来るようになったため、不純物導入時に形成され
る結晶欠陥を十分回復させることが出来るようになり、
素子の信頼性を向上させることが可能になった。また、
導入した不純物のイオン化率を高めることが出来るよう
になったため、ポリシリコン層の抵抗を下げることがで
き、また、ポリサイド電極層の場合は、シリサイド層と
ポリシリコンの接触抵抗を下げることができたため、、
トランジスタの最大動作速度を従来より５パーセント程
度向上させることができ、スレショルド電圧の変動を
０．０５Ｖ程度に押されることが可能となり、集積回路
の性能を向上させることが出来た。
不純物導入後の熱処理温度及び時間に余裕をもたせるこ
とが出来るようになったため、不純物導入時に形成され
る結晶欠陥を十分回復させることが出来るようになり、
素子の信頼性を向上させることが可能になった。また、
導入した不純物のイオン化率を高めることが出来るよう
になったため、ポリシリコン層の抵抗を下げることがで
き、また、ポリサイド電極層の場合は、シリサイド層と
ポリシリコンの接触抵抗を下げることができたため、、
トランジスタの最大動作速度を従来より５パーセント程
度向上させることができ、スレショルド電圧の変動を
０．０５Ｖ程度に押されることが可能となり、集積回路
の性能を向上させることが出来た。
【図１】本発明のＭＩＳ型半導体装置製造方法の一実施
例の工程断面図である。
例の工程断面図である。
【図２】本発明のＭＩＳ型半導体装置製造方法の一実施
例の工程断面図である。
例の工程断面図である。
【図３】本発明のＭＩＳ型半導体装置製造方法の一実施
例の工程断面図である。
例の工程断面図である。
【図４】本発明のＭＩＳ型半導体装置製造方法の一実施
例の工程断面図である。
例の工程断面図である。
【図５】従来のＭＩＳ型半導体装置製造方法の一実施例
の工程断面図である。
の工程断面図である。
１０１ ・・・シリコン基板 １０２ ・・・ゲート酸化膜 １０３ ・・・厚い酸化膜層 １０７ ・・・第１多結晶シリコン層 １０８ ・・・ゲート電極層 １０９ ・・・酸化膜層 １１０ ・・・層間酸化シリコン膜 １１１ ・・・燐イオン １１２ ・・・硼素イオン １１３ ・・・砒素イオン １１４ ・・・拡散層 １１５ ・・・ウエル拡散層 １１０ ・・・ＣＶＤ酸化膜 １１１ ・・・アルミニウム ２０１ ・・・シリコン基板 ２０２ ・・・素子の活性領域 ２０３ ・・・素子分離領域 ２０４ ・・・ゲート酸化膜 ２０５ ・・・第１アモルファスシリコン ２０６ ・・・第１多結晶シリコン ２０７ ・・・イオン化窒素 ２０８ ・・・ゲート電極層 ２０９ ・・・ソース領域 ２１０ ・・・ドレイン領域 ２１１ ・・・イオン化硼素 ２１２ ・・・窒化シリコン層 ２１５ ・・・ウエル拡散層 ２１６ ・・・酸化シリコン膜 ２１７ ・・・層間絶縁膜 ２１８ ・・・アルミニウム
Claims (13)
- 【請求項１】主に導電体−絶縁膜−半導体基板が半導体
素子の主要構成要素としてなっており、前記導電体とし
て構成される材料は、前記絶縁膜上から少なくとも順に
シリコンを主成分として含む第１のシリコン層とシリコ
ンを主成分として含む第２のシリコン層とから構成され
てなるＭＩＳ半導体素子に於て、前記第１のシリコン層
と第２のシリコン層間には、酸素あるいは窒素を主成分
とする成分が介在してなることを特徴とするＭＩＳ型半
導体装置。 - 【請求項２】主に導電体−絶縁膜−半導体基板が半導体
素子の主要構成要素としてなっており、前記導電体とし
て構成される材料は、前記絶縁膜上から少なくとも順に
シリコンを主成分として含む第１のシリコン層とシリコ
ンを主成分として含む第２のシリコン層とから構成され
てなるＭＩＳ半導体素子に於て、前記第１のシリコン層
と第２のシリコン層間には、少なくとも窒素の濃度が１
×１０14［個／ｃｍ3］以上２×１０22［個／ｃｍ3］未
満含まれるしてなる領域が存在してなることを特徴とす
るＭＩＳ型半導体装置。 - 【請求項３】前記、請求項１記載のＭＩＳ型半導体装置
において、酸素あるいは窒素を主成分とする成分層は６
ｎｍ未満であることを特徴とするＭＩＳ型半導体装置。 - 【請求項４】前記、請求項１記載のＭＩＳ型半導体装置
において、酸素あるいは窒素を主成分とする成分層は、
窒化シリコン、酸化シリコン、窒化チタン、窒化タング
ステン、窒化モリブデンであることを特徴とするＭＩＳ
型半導体装置。 - 【請求項５】ＭＩＳ型半導体装置の製造方法において、
少なくともシリコン基板上にシリコン酸化膜を形成する
工程と、第一の多結晶シリコン層あるいは第一のアモル
ファスシリコン層を堆積する工程と、第２のポリシリコ
ン層を堆積する工程と該第２のポリシリコン層上から窒
素イオンを注入する工程と、熱処理をする工程とからな
ることを特徴とする ＭＩＳ型半導体装置の製造方法。 - 【請求項６】ＭＩＳ型半導体装置の製造方法において、
少なくともシリコン基板上にシリコン酸化膜を形成する
工程と、第一の多結晶シリコン層あるいは第一のアモル
ファスシリコン層を堆積する工程と、第２のポリシリコ
ン層を堆積する工程と該第２のポリシリコン層上から酸
素イオンを注入する工程と、熱処理をする工程とからな
ることを特徴とするＭＩＳ型半導体装置の製造方法。 - 【請求項７】ＭＩＳ型半導体装置の製造方法において、
少なくともシリコン基板上にゲート酸化をする工程と、
第一の多結晶シリコン層あるいは第一のアモルファスシ
リコン層を堆積する工程と、該第一の多結晶シリコン層
あるいは第一のアモルファスシリコン層上を酸素プラズ
マ雰囲気中に曝す工程と、第２多結晶シリコン層を堆積
する工程と、レジストパターンをマスクにして、前記第
一の多結晶シリコン層あるいは第一のアモルファスシリ
コン層と第２多結晶シリコン層をエッチングする工程と
からなるからなることを特徴とするＭＩＳ型半導体装置
の製造方法。 - 【請求項８】ＭＩＳ型半導体装置の製造方法において、
少なくともシリコン基板上にゲート酸化をする工程と、
第一の多結晶シリコン層あるいは第一のアモルファスシ
リコン層を堆積する工程と、該第一の多結晶シリコン層
あるいは第一のアモルファスシリコン層上を窒素プラズ
マ雰囲気中に曝す工程と、第２多結晶シリコン層を堆積
する工程と、レジストパターンをマスクにして、前記第
一の多結晶シリコン層あるいは第一のアモルファスシリ
コン層と第２多結晶シリコン層をエッチングする工程と
からなるからなることを特徴とするＭＩＳ型半導体装置
の製造方法。 - 【請求項９】ＭＩＳ型半導体装置の製造方法において、
少なくともシリコン基板上にゲート酸化をする工程と、
第一の多結晶シリコン層あるいは第一のアモルファスシ
リコン層を堆積する工程と、酸素雰囲気中で熱酸化する
工程と、第２多結晶シリコン層を堆積する工程と、レジ
ストパターンをマスクにして、前記第一の多結晶シリコ
ン層あるいは第一のアモルファスシリコン層と第２多結
晶シリコン層をエッチングする工程とからなるからなる
ことを特徴とするＭＩＳ型半導体装置の製造方法。 - 【請求項１０】ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、窒素雰囲気中で熱窒化
する工程と、第２多結晶シリコン層を堆積する工程と、
レジストパターンをマスクにして、前記第一の多結晶シ
リコン層あるいは第一のアモルファスシリコン層と第２
多結晶シリコン層をエッチングする工程とからなるから
なることを特徴とするＭＩＳ型半導体装置の製造方法。 - 【請求項１１】ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、前記第一の多結晶シリ
コン層あるいは第一のアモルファスシリコン層上表面を
少なくとも酸素を含む溶液中に浸す工程と、第２多結晶
シリコン層を堆積する工程と、レジストパターンをマス
クにして、前記第一の多結晶シリコン層あるいは第一の
アモルファスシリコン層と第２多結晶シリコン層をエッ
チングする工程とからなるからなることを特徴とするＭ
ＩＳ型半導体装置の製造方法。 - 【請求項１２】ＭＩＳ型半導体装置の製造方法におい
て、少なくともシリコン基板上にゲート酸化をする工程
と、第一の多結晶シリコン層あるいは第一のアモルファ
スシリコン層を堆積する工程と、前記第一の多結晶シリ
コン層あるいは第一のアモルファスシリコン層上表面を
少なくとも窒素を含む溶液中に浸す工程と、第２多結晶
シリコン層を堆積する工程と、レジストパターンをマス
クにして、前記第一の多結晶シリコン層あるいは第一の
アモルファスシリコン層と第２多結晶シリコン層をエッ
チングする工程とからなるからなることを特徴とするＭ
ＩＳ型半導体装置の製造方法。 - 【請求項１３】前記、請求項９、請求項１０記載のＭＩ
Ｓ型半導体装置において、酸素、窒素を含む溶液とし
て、水、過酸化水素、過酸化水素水溶液、硫酸、硫酸水
溶液、アンモニア水溶液、水酸化カリウム水溶液、メタ
ノール、エタノール、イソプロピルアルコール、酢酸水
溶液、硝酸水溶液をおもに含有する溶液であることを特
徴とするＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17262595A JPH0922999A (ja) | 1995-07-07 | 1995-07-07 | Ｍｉｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17262595A JPH0922999A (ja) | 1995-07-07 | 1995-07-07 | Ｍｉｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922999A true JPH0922999A (ja) | 1997-01-21 |
Family
ID=15945353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17262595A Pending JPH0922999A (ja) | 1995-07-07 | 1995-07-07 | Ｍｉｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0922999A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10321840A (ja) * | 1997-03-13 | 1998-12-04 | Lsi Logic Corp | Ｍｏｓ素子のポリシリコンゲート電極及びその製造方法 |
| EP0892429A2 (en) * | 1997-07-14 | 1999-01-20 | Lucent Technologies Inc. | Process for semiconductor device fabrication |
| US6159919A (en) * | 1995-04-20 | 2000-12-12 | Kao Corporation | Bleaching detergent composition |
| KR100320436B1 (ko) * | 1999-12-03 | 2002-01-16 | 박종섭 | 모스팻(ｍｏｓｆｅｔ) 제조방법 |
| KR100315740B1 (ko) * | 1997-05-14 | 2002-05-30 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| US6815295B1 (en) | 1997-05-14 | 2004-11-09 | Renesas Technology Corp. | Method of manufacturing field effect transistors |
| JP2005026657A (ja) * | 2003-06-30 | 2005-01-27 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2010529654A (ja) * | 2007-05-31 | 2010-08-26 | フリースケール セミコンダクター インコーポレイテッド | ゲート・ストレッサ及び半導体デバイスを特徴とする半導体デバイスの製造方法 |
-
1995
- 1995-07-07 JP JP17262595A patent/JPH0922999A/ja active Pending
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| US8587039B2 (en) | 2007-05-31 | 2013-11-19 | Freescale Semiconductor, Inc. | Method of forming a semiconductor device featuring a gate stressor and semiconductor device |
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