JPH09129764A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09129764A JPH09129764A JP7287137A JP28713795A JPH09129764A JP H09129764 A JPH09129764 A JP H09129764A JP 7287137 A JP7287137 A JP 7287137A JP 28713795 A JP28713795 A JP 28713795A JP H09129764 A JPH09129764 A JP H09129764A
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Abstract
(57)【要約】
【課題】 ＭＯＳゲート電極とバイポーラエミッタ電極
を同一工程で形成し、ＢｉＣＭＯＳの製造工程を削減す
る。 【解決手段】 上下２層の多結晶シリコン層で構成され
ているＭＯＳゲートの下層多結晶シリコン層が、Ｐ型不
純物の拡散を抑制するとともに空乏化を防止するために
十分高濃度のＮ型不純物を導入する。また、ＣＭＯＳと
同一の多結晶シリコン層をバイポーラトランジスタにも
用いる。
を同一工程で形成し、ＢｉＣＭＯＳの製造工程を削減す
る。 【解決手段】 上下２層の多結晶シリコン層で構成され
ているＭＯＳゲートの下層多結晶シリコン層が、Ｐ型不
純物の拡散を抑制するとともに空乏化を防止するために
十分高濃度のＮ型不純物を導入する。また、ＣＭＯＳと
同一の多結晶シリコン層をバイポーラトランジスタにも
用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳトランジ
スタおよびバイポーラトランジスタを同一基板上に形成
した複合型ＬＳＩに関し、特にＭＯＳゲート電極とバイ
ポーラエミッタ電極の構造およびその製造方法に関する
ものである。
スタおよびバイポーラトランジスタを同一基板上に形成
した複合型ＬＳＩに関し、特にＭＯＳゲート電極とバイ
ポーラエミッタ電極の構造およびその製造方法に関する
ものである。
【０００２】
【従来の技術】近年、高電流駆動能力を有するバイポー
ラトランジスタと高集積化に適したＣＭＯＳトランジス
タを同一チップ上に形成するＢｉＣＭＯＳ技術は、ディ
ジタルおよびアナログ回路が混在するＬＳＩの低電圧
化、高速化を実現する手法として注目されてきている。
しかし、バイポーラとＣＭＯＳを作り込むＢｉＣＭＯＳ
では、工程数が多いためコスト面で不利となっており、
製造工程数削減のための提案が数多くなされている。
ラトランジスタと高集積化に適したＣＭＯＳトランジス
タを同一チップ上に形成するＢｉＣＭＯＳ技術は、ディ
ジタルおよびアナログ回路が混在するＬＳＩの低電圧
化、高速化を実現する手法として注目されてきている。
しかし、バイポーラとＣＭＯＳを作り込むＢｉＣＭＯＳ
では、工程数が多いためコスト面で不利となっており、
製造工程数削減のための提案が数多くなされている。
【０００３】従来、工程削減を実現するために用いられ
ているＢｉＣＭＯＳ構造を有する半導体装置の一例を図
１２に示す。図１２の半導体装置の製造方法を図９〜１
１を用いて示すと、まずＮ+ 埋め込み層２、Ｐ+ 埋め込
み層３が形成された半導体基板１上にＮ型エピタキシャ
ル層４を形成した後、ＬＯＣＯＳ法によりフィールド酸
化膜５を形成する。その後、Ｎ型ウェル領域６、Ｐ型ウ
ェル領域７およびＮ+型コレクタ引き出し領域８、バイ
ポーラトランジスタのベース領域９を形成する。次に、
ＭＯＳトランジスタのゲート酸化膜１０を５０〜２００
Å形成した直後、多結晶シリコン層２７を５００〜１０
００Å成長する。この多結晶シリコン層２７は、引き続
いて行なわれるエミッタコンタクトを形成する工程にお
いて、ＭＯＳトランジスタのゲート酸化膜１０の汚染や
損傷によるゲート酸化膜の耐性不良などの問題を防止す
るために用いられる（図９）。ゲート酸化膜形成直後、
多結晶シリコン層を形成する上記の手法については、例
えば特開平４−３７３１６３号公報で述べられている。
ているＢｉＣＭＯＳ構造を有する半導体装置の一例を図
１２に示す。図１２の半導体装置の製造方法を図９〜１
１を用いて示すと、まずＮ+ 埋め込み層２、Ｐ+ 埋め込
み層３が形成された半導体基板１上にＮ型エピタキシャ
ル層４を形成した後、ＬＯＣＯＳ法によりフィールド酸
化膜５を形成する。その後、Ｎ型ウェル領域６、Ｐ型ウ
ェル領域７およびＮ+型コレクタ引き出し領域８、バイ
ポーラトランジスタのベース領域９を形成する。次に、
ＭＯＳトランジスタのゲート酸化膜１０を５０〜２００
Å形成した直後、多結晶シリコン層２７を５００〜１０
００Å成長する。この多結晶シリコン層２７は、引き続
いて行なわれるエミッタコンタクトを形成する工程にお
いて、ＭＯＳトランジスタのゲート酸化膜１０の汚染や
損傷によるゲート酸化膜の耐性不良などの問題を防止す
るために用いられる（図９）。ゲート酸化膜形成直後、
多結晶シリコン層を形成する上記の手法については、例
えば特開平４−３７３１６３号公報で述べられている。
【０００４】次に、図１０に示すように、バイポーラト
ランジスタのエミッタ領域の多結晶シリコン２７および
ゲート酸化膜１０をエッチングしてエミッタコンタクト
１２を形成した後、全面に多結晶シリコン層２８を１０
００〜２０００Å堆積する。
ランジスタのエミッタ領域の多結晶シリコン２７および
ゲート酸化膜１０をエッチングしてエミッタコンタクト
１２を形成した後、全面に多結晶シリコン層２８を１０
００〜２０００Å堆積する。
【０００５】次に、図１１に示すように、多結晶シリコ
ン層２８および２７をエッチングしてＮＭＯＳトランジ
スタのゲート電極１４、ＰＭＯＳトランジスタのゲート
電極１５、バイポーラトランジスタのエミッタ電極１６
を形成する。その後、酸化膜を１０００Å堆積した後、
異方性のドライエッチを行なってＮＭＯＳおよびＰＭＯ
Ｓ各トランジスタのゲート電極１４，１５およびバイポ
ーラトランジスタのエミッタ電極１６の側壁にサンドウ
ォール１７を形成する。次に、ＰＭＯＳトランジスタの
ソース、ドレイン領域１８ａ、ゲート電極１５およびバ
イポーラトランジスタの外部ベース領域１８ｂへ注入量
５〜７×１０15ｃｍ-2でボロンをイオン注入する。一
方、ＮＭＯＳトランジスタのソース、ドレイン領域１９
およびゲート電極１４とともにバイポーラトランジスタ
のエミッタ電極１６には注入量１〜２×１０16ｃｍ-2で
ヒ素をイオン注入する。その後、８５０〜９００℃の窒
素雰囲気中で熱処理を行なって、イオン注入した不純物
を活性化する。この時、ＰＭＯＳトランジスタのゲート
電極１５では上層多結晶シリコン層２８から下層多結晶
シリコン層２７へボロンが拡散し、Ｐ型ゲート電極を形
成する。また、ＰＭＯＳトランジスタのゲート電極１５
では上層多結晶シリコン層２８から下層多結晶シリコン
層２７へヒ素が拡散し、Ｎ型ゲート電極が形成できる。
さらに、バイポーラトランジスタのエミッタ電極１６で
は、上層多結晶シリコン層２８からＮ型エピタキシャル
層４へヒ素が拡散し、バイポーラトランジスタのエミッ
タ領域２０が形成される。
ン層２８および２７をエッチングしてＮＭＯＳトランジ
スタのゲート電極１４、ＰＭＯＳトランジスタのゲート
電極１５、バイポーラトランジスタのエミッタ電極１６
を形成する。その後、酸化膜を１０００Å堆積した後、
異方性のドライエッチを行なってＮＭＯＳおよびＰＭＯ
Ｓ各トランジスタのゲート電極１４，１５およびバイポ
ーラトランジスタのエミッタ電極１６の側壁にサンドウ
ォール１７を形成する。次に、ＰＭＯＳトランジスタの
ソース、ドレイン領域１８ａ、ゲート電極１５およびバ
イポーラトランジスタの外部ベース領域１８ｂへ注入量
５〜７×１０15ｃｍ-2でボロンをイオン注入する。一
方、ＮＭＯＳトランジスタのソース、ドレイン領域１９
およびゲート電極１４とともにバイポーラトランジスタ
のエミッタ電極１６には注入量１〜２×１０16ｃｍ-2で
ヒ素をイオン注入する。その後、８５０〜９００℃の窒
素雰囲気中で熱処理を行なって、イオン注入した不純物
を活性化する。この時、ＰＭＯＳトランジスタのゲート
電極１５では上層多結晶シリコン層２８から下層多結晶
シリコン層２７へボロンが拡散し、Ｐ型ゲート電極を形
成する。また、ＰＭＯＳトランジスタのゲート電極１５
では上層多結晶シリコン層２８から下層多結晶シリコン
層２７へヒ素が拡散し、Ｎ型ゲート電極が形成できる。
さらに、バイポーラトランジスタのエミッタ電極１６で
は、上層多結晶シリコン層２８からＮ型エピタキシャル
層４へヒ素が拡散し、バイポーラトランジスタのエミッ
タ領域２０が形成される。
【０００６】次に、上述の工程で形成した素子上に堆積
した層間絶縁膜２１にコンタクトを開口した後、タング
ステン等でプラグ２２を形成し、各金属配線２３を形成
すると、図１２に示す半導体装置が得られる。
した層間絶縁膜２１にコンタクトを開口した後、タング
ステン等でプラグ２２を形成し、各金属配線２３を形成
すると、図１２に示す半導体装置が得られる。
【０００７】この従来例では、ゲート電極とエミッタ電
極を同一の多結晶シリコン層で形成し、ＰＭＯＳトラン
ジスタのソース、ドレイン領域とバイポーラトランジス
タの外部ベース領域とを同一工程で形成するとともに、
ＮＭＯＳトランジスタのソース、ドレイン形成とバイポ
ーラトランジスタのエミッタ電極への不純物導入を同一
工程で行なうなどして製造工程の簡略化が図られてい
る。
極を同一の多結晶シリコン層で形成し、ＰＭＯＳトラン
ジスタのソース、ドレイン領域とバイポーラトランジス
タの外部ベース領域とを同一工程で形成するとともに、
ＮＭＯＳトランジスタのソース、ドレイン形成とバイポ
ーラトランジスタのエミッタ電極への不純物導入を同一
工程で行なうなどして製造工程の簡略化が図られてい
る。
【０００８】
【発明が解決しようとする課題】しかしながら、図１２
に示す構造の従来の半導体装置およびその製造方法で
は、次のような問題点がある。
に示す構造の従来の半導体装置およびその製造方法で
は、次のような問題点がある。
【０００９】上層多結晶シリコン層にボロンを注入し、
拡散して形成されるＰＭＯＳトランジスタのＰ型ゲート
電極部では、下層多結晶シリコン層へ拡散したボロンが
ゲート酸化膜を通してシリコン基板へと拡散（公知のボ
ロンの突き抜け現象）し、ＰＭＯＳトランジスタのしき
い値電圧ばらつきの原因となる。またボロンの突き抜け
は、熱処理雰囲気や温度、また、多結晶シリコン中にフ
ッ素が存在することによって加速されるため、ゲート電
極へのボロン導入後の製造工程への制約が多くなる。
拡散して形成されるＰＭＯＳトランジスタのＰ型ゲート
電極部では、下層多結晶シリコン層へ拡散したボロンが
ゲート酸化膜を通してシリコン基板へと拡散（公知のボ
ロンの突き抜け現象）し、ＰＭＯＳトランジスタのしき
い値電圧ばらつきの原因となる。またボロンの突き抜け
は、熱処理雰囲気や温度、また、多結晶シリコン中にフ
ッ素が存在することによって加速されるため、ゲート電
極へのボロン導入後の製造工程への制約が多くなる。
【００１０】また、下層多結晶シリコン層成長後のエミ
ッタコンタクト形成工程でレジストマスク形成やその後
のレジスト除去工程等が入るため、下層多結晶シリコン
層表面に薄い自然酸化膜が生じてしまう。この薄い酸化
膜はＮＭＯＳトランジスタにおいて次のような不具合を
生じさせる。即ち、ゲート電極の上層多結晶シリコン層
に導入された不純物が、下層多結晶シリコン層へ拡散す
るときのバリアとなり、上下層多結晶シリコン層中に均
一に再分布しようとするのを妨げて下層多結晶シリコン
層の不純物濃度が低くなってしまう。下層多結晶シリコ
ン層中の不純物濃度が低いと、ゲート電極に電圧を印加
し、ＭＯＳトランジスタをオン状態にしようとした際
に、多結晶シリコン層内で空乏層が広がるため、シリコ
ン基板内に十分チャネルが形成されず、ＮＭＯＳトラン
ジスタ特性の低下を生じるという問題がある。また、バ
イポーラトランジスタのエミッタ部においては、エミッ
タコンタクト近傍の下層多結晶シリコン層から十分エミ
ッタ領域へ不純物が拡散されず、エミッタコンタクト周
辺部の不純物が低下するいわゆる“プラグ効果”が著し
くなり、電流増幅率の低下や、エミッタ抵抗の増大等の
不具合を生じる。
ッタコンタクト形成工程でレジストマスク形成やその後
のレジスト除去工程等が入るため、下層多結晶シリコン
層表面に薄い自然酸化膜が生じてしまう。この薄い酸化
膜はＮＭＯＳトランジスタにおいて次のような不具合を
生じさせる。即ち、ゲート電極の上層多結晶シリコン層
に導入された不純物が、下層多結晶シリコン層へ拡散す
るときのバリアとなり、上下層多結晶シリコン層中に均
一に再分布しようとするのを妨げて下層多結晶シリコン
層の不純物濃度が低くなってしまう。下層多結晶シリコ
ン層中の不純物濃度が低いと、ゲート電極に電圧を印加
し、ＭＯＳトランジスタをオン状態にしようとした際
に、多結晶シリコン層内で空乏層が広がるため、シリコ
ン基板内に十分チャネルが形成されず、ＮＭＯＳトラン
ジスタ特性の低下を生じるという問題がある。また、バ
イポーラトランジスタのエミッタ部においては、エミッ
タコンタクト近傍の下層多結晶シリコン層から十分エミ
ッタ領域へ不純物が拡散されず、エミッタコンタクト周
辺部の不純物が低下するいわゆる“プラグ効果”が著し
くなり、電流増幅率の低下や、エミッタ抵抗の増大等の
不具合を生じる。
【００１１】本発明は、上記問題に鑑み、これらの問題
点を解決し、良好な特性を有する半導体装置およびその
製造方法を提供することを目的とするものである。
点を解決し、良好な特性を有する半導体装置およびその
製造方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、ＣＯＭＳおよびバイポーラ
トランジスタが同一半導体基板上に形成された半導体集
積回路において、ＣＭＯＳのゲート電極およびバイポー
ラトランジスタのエミッタ電極が同一の上下２層多結晶
シリコン層から構成されており、ＰＭＯＳゲート電極の
多結晶シリコン層中に含まれるＰ型不純物濃度がＮ型不
純物濃度よりも高く設定されており、前記Ｎ型不純物と
同種のＮ型不純物がＮＭＯＳゲート電極およびバイポー
ラエミッタ電極にも含まれている。
に、本発明の半導体装置は、ＣＯＭＳおよびバイポーラ
トランジスタが同一半導体基板上に形成された半導体集
積回路において、ＣＭＯＳのゲート電極およびバイポー
ラトランジスタのエミッタ電極が同一の上下２層多結晶
シリコン層から構成されており、ＰＭＯＳゲート電極の
多結晶シリコン層中に含まれるＰ型不純物濃度がＮ型不
純物濃度よりも高く設定されており、前記Ｎ型不純物と
同種のＮ型不純物がＮＭＯＳゲート電極およびバイポー
ラエミッタ電極にも含まれている。
【００１３】また、本発明の半導体装置は、ＰＭＯＳゲ
ート電極の多結晶シリコン層中に含まれるＰ型不純物濃
度が第１のＮ型不純物濃度よりも高く設定されており、
ＮＭＯＳゲート電極およびバイポーラエミッタ電極の多
結晶シリコン層中に前記第１のＮ型不純物と第２のＮ型
不純物を含んでいる。
ート電極の多結晶シリコン層中に含まれるＰ型不純物濃
度が第１のＮ型不純物濃度よりも高く設定されており、
ＮＭＯＳゲート電極およびバイポーラエミッタ電極の多
結晶シリコン層中に前記第１のＮ型不純物と第２のＮ型
不純物を含んでいる。
【００１４】また、本発明の半導体装置の製造方法は、
バイポーラとＭＯＳ部よりなる集積回路において、半導
体基板上のＭＯＳおよびバイポーラトランジスタ部にＭ
ＯＳのゲート絶縁膜となる第１の絶縁膜を形成した後、
前記第１の絶縁膜上に第１のＮ型不純物を含む第１の多
結晶シリコン層を形成する工程と、少なくとも前記バイ
ポーラ部の前記第１の多結晶シリコン層および前記第１
の絶縁膜に電極窓を開口した後、全面に第２の多結晶シ
リコン層を形成する工程と、前記第１および第２の多結
晶シリコン層をエッチング法によりＭＯＳトランジスタ
のゲート電極およびバイポーラトランジスタのエミッタ
電極に形成する工程と、前記第１および第２の多結晶シ
リコン層に不純物を導入する工程とを備えている。
バイポーラとＭＯＳ部よりなる集積回路において、半導
体基板上のＭＯＳおよびバイポーラトランジスタ部にＭ
ＯＳのゲート絶縁膜となる第１の絶縁膜を形成した後、
前記第１の絶縁膜上に第１のＮ型不純物を含む第１の多
結晶シリコン層を形成する工程と、少なくとも前記バイ
ポーラ部の前記第１の多結晶シリコン層および前記第１
の絶縁膜に電極窓を開口した後、全面に第２の多結晶シ
リコン層を形成する工程と、前記第１および第２の多結
晶シリコン層をエッチング法によりＭＯＳトランジスタ
のゲート電極およびバイポーラトランジスタのエミッタ
電極に形成する工程と、前記第１および第２の多結晶シ
リコン層に不純物を導入する工程とを備えている。
【００１５】また、本発明の半導体装置の製造方法は、
上記第１および第２の多結晶シリコン層に不純物を導入
する工程において、ＰＭＯＳゲート電極の多結晶シリコ
ン層には第１のＮ型不純物の濃度よりも高いＰ型不純物
を導入し、ＮＭＯＳゲート電極およびバイポーラエミッ
タ電極の多結晶シリコン層には同じ第１のＮ型不純物を
導入している。
上記第１および第２の多結晶シリコン層に不純物を導入
する工程において、ＰＭＯＳゲート電極の多結晶シリコ
ン層には第１のＮ型不純物の濃度よりも高いＰ型不純物
を導入し、ＮＭＯＳゲート電極およびバイポーラエミッ
タ電極の多結晶シリコン層には同じ第１のＮ型不純物を
導入している。
【００１６】さらに、本発明の半導体装置の製造方法で
は、前記ＮＭＯＳゲート電極およびバイポーラ電極の多
結晶シリコン層には前記第１層目の多結晶シリコン層に
含まれる第１のＮ型不純物とは異なる第２のＮ型不純物
を導入してもよい。
は、前記ＮＭＯＳゲート電極およびバイポーラ電極の多
結晶シリコン層には前記第１層目の多結晶シリコン層に
含まれる第１のＮ型不純物とは異なる第２のＮ型不純物
を導入してもよい。
【００１７】また、本発明の半導体装置の製造方法で
は、前記第１のＮ型不純物を含む第１の多結晶シリコン
層を形成する工程は、第１のＮ型不純物を第１の多結晶
シリコン層と同時に導入しても、また、第１の多結晶シ
リコン層を堆積後、イオン注入法等により導入してもよ
い。また、前述のＰＭＯＳゲート電極、ＮＭＯＳゲート
電極、エミッタ電極の多結晶シリコン層への不純物導入
の順番は制約を受けるものではない。
は、前記第１のＮ型不純物を含む第１の多結晶シリコン
層を形成する工程は、第１のＮ型不純物を第１の多結晶
シリコン層と同時に導入しても、また、第１の多結晶シ
リコン層を堆積後、イオン注入法等により導入してもよ
い。また、前述のＰＭＯＳゲート電極、ＮＭＯＳゲート
電極、エミッタ電極の多結晶シリコン層への不純物導入
の順番は制約を受けるものではない。
【００１８】
【作用】本発明は、上記に示した構成によって次のよう
に作用を営む。
に作用を営む。
【００１９】ＣＭＯＳのＰＭＯＳ電極ゲートを構成する
多結晶シリコン層中に含まれるＮ型不純物によりＰ型多
結晶シリコン層中のボロンの拡散が抑制され、ボロンが
ゲート酸化膜を突き抜けてシリコン基板内へ入ることが
抑制され、しきい値電圧変動等のトランジスタ特性の変
動量を問題なくすることができる。
多結晶シリコン層中に含まれるＮ型不純物によりＰ型多
結晶シリコン層中のボロンの拡散が抑制され、ボロンが
ゲート酸化膜を突き抜けてシリコン基板内へ入ることが
抑制され、しきい値電圧変動等のトランジスタ特性の変
動量を問題なくすることができる。
【００２０】一方、ＮＭＯＳゲート電極を構成する上下
２層多結晶シリコン層間に薄い界面酸化膜が生じた場合
でも、あらかじめ下層多結晶シリコン層中に高濃度のＮ
型不純物を導入してあるので、ゲート電極の空乏化を防
止できる。
２層多結晶シリコン層間に薄い界面酸化膜が生じた場合
でも、あらかじめ下層多結晶シリコン層中に高濃度のＮ
型不純物を導入してあるので、ゲート電極の空乏化を防
止できる。
【００２１】また、バイポーラトランジスタのエミッタ
電極においては、エミッタコンタクト近傍の下層多結晶
シリコン層中に含まれたＮ型不純物もエミッタ領域へ拡
散されるため、公知のエミッタプラグ効果によるエミッ
タコンタクト周辺部でのＮ型不純物濃度の低下がなく、
バイポーラトランジスタの電流増幅率を向上できるとと
もにエミッタ抵抗を低減することができる。
電極においては、エミッタコンタクト近傍の下層多結晶
シリコン層中に含まれたＮ型不純物もエミッタ領域へ拡
散されるため、公知のエミッタプラグ効果によるエミッ
タコンタクト周辺部でのＮ型不純物濃度の低下がなく、
バイポーラトランジスタの電流増幅率を向上できるとと
もにエミッタ抵抗を低減することができる。
【００２２】
【発明の実施の形態】以下本発明の第１の実施形態につ
いて、図面に基づいて説明する。図１〜図４は、本発明
の第１の実施形態における半導体装置の各製造工程断面
図を示す。
いて、図面に基づいて説明する。図１〜図４は、本発明
の第１の実施形態における半導体装置の各製造工程断面
図を示す。
【００２３】まず、Ｎ+ 埋め込み層２、Ｐ+ 埋め込み層
３が形成されたＰ型シリコン基板１上にＮ型エピタキシ
ャル層４を形成した後、ＬＯＣＯＳ法によりフィールド
酸化膜５を形成する。その後、Ｎ型ウェル領域６、Ｐ型
ウェル領域７、Ｎ+ 型コレクタ引き出し領域８、バイポ
ーラトランジスタのベース領域９を形成する。次に、Ｍ
ＯＳトランジスタのゲート酸化膜１０を５０〜２００Å
形成した後、全面に成長した厚さ５００〜１０００Åの
多結晶シリコン層１１にヒ素をイオン注入してドープす
る。このとき、ヒ素の注入量は、ゲート電極に電圧を印
加した際、空乏層が広がることを防止するため、２〜６
×１０15ｃｍ-2とする（図１）。なお、多結晶シリコン
層へのヒ素導入方法としては、多結晶シリコン層１１中
のヒ素濃度が上記のイオン注入法と同等に設定できるな
らば、ＣＶＤによる多結晶シリコン成長と同等にヒ素を
導入するｉｎｓｉｔｕ法等、他の方法を用いてもよい。
また、注入する不純物としては、Ｎ型不純物であるリ
ン、アンチモンを用いても良い。
３が形成されたＰ型シリコン基板１上にＮ型エピタキシ
ャル層４を形成した後、ＬＯＣＯＳ法によりフィールド
酸化膜５を形成する。その後、Ｎ型ウェル領域６、Ｐ型
ウェル領域７、Ｎ+ 型コレクタ引き出し領域８、バイポ
ーラトランジスタのベース領域９を形成する。次に、Ｍ
ＯＳトランジスタのゲート酸化膜１０を５０〜２００Å
形成した後、全面に成長した厚さ５００〜１０００Åの
多結晶シリコン層１１にヒ素をイオン注入してドープす
る。このとき、ヒ素の注入量は、ゲート電極に電圧を印
加した際、空乏層が広がることを防止するため、２〜６
×１０15ｃｍ-2とする（図１）。なお、多結晶シリコン
層へのヒ素導入方法としては、多結晶シリコン層１１中
のヒ素濃度が上記のイオン注入法と同等に設定できるな
らば、ＣＶＤによる多結晶シリコン成長と同等にヒ素を
導入するｉｎｓｉｔｕ法等、他の方法を用いてもよい。
また、注入する不純物としては、Ｎ型不純物であるリ
ン、アンチモンを用いても良い。
【００２４】次に、バイポーラトランジスタ領域の多結
晶シリコン１１およびゲート酸化膜１０をエッチングし
てエミッタコンタクト１２を形成した後、全面に厚さ１
０００〜２０００Åのヒ素をドープされた多結晶シリコ
ン層１３を形成する（図２）。
晶シリコン１１およびゲート酸化膜１０をエッチングし
てエミッタコンタクト１２を形成した後、全面に厚さ１
０００〜２０００Åのヒ素をドープされた多結晶シリコ
ン層１３を形成する（図２）。
【００２５】次に、多結晶シリコン層１３および１１を
エッチングしてＮＭＯＳトランジスタのゲート電極１
４、ＰＭＯＳトランジスタのゲート電極１５、バイポー
ラトランジスタのエミッタ電極１６を形成する。その
後、酸化膜を１０００Å堆積した後、異方性のドライエ
ッチを行なってゲート電極１４，１５およびエミッタ電
極１６それぞれの側壁にサイドウォール１７を形成す
る。次に、ＰＭＯＳトランジスタのソース、ドレイン領
域１８ａ、ゲート電極１５およびバイポーラトランジス
タの外部ベース領域１８ｂへ注入量５〜９×１０15ｃｍ
-2でボロンをイオン注入する。一方、ＮＭＯＳトランジ
スタのソース、ドレイン領域１９およびゲート電極１４
とともにバイポーラトランジスタのエミッタ電極１６に
は、１〜２×１０16ｃｍ-2でヒ素をイオン注入する。な
お、注入不純物はリンであってもよい。その後、８５０
〜９００℃の窒素雰囲気中で熱処理を行なって、イオン
注入した不純物を活性化する。この時、ＰＭＯＳトラン
ジスタのゲート電極１５では上層多結晶シリコン層１３
から下層多結晶シリコン層１１へボロンが拡散し、下層
多結晶シリコン層のＮ型不純物が補償され、Ｐ型ゲート
電極が形成できる。また、バイポーラトランジスタのエ
ミッタ電極１６では、上層多結晶シリコン層１３からＮ
型エピタキシャル層４へヒ素が拡散し、バイポーラトラ
ンジスタのエミッタ領域２０が形成される（図３）。な
お、上記構造のバイポーラトランジスタでは、エミッタ
コンタクト１２外側のゲート酸化膜１０上に形成されて
いる多結晶シリコン層１１からもエミッタ領域へヒ素が
拡散されるため、エミッタコンタクト１２周辺部のヒ素
濃度を高める事が出来、バイポーラトランジスタの電流
増幅率を向上できるとともにエミッタ抵抗を低減するこ
とができる。
エッチングしてＮＭＯＳトランジスタのゲート電極１
４、ＰＭＯＳトランジスタのゲート電極１５、バイポー
ラトランジスタのエミッタ電極１６を形成する。その
後、酸化膜を１０００Å堆積した後、異方性のドライエ
ッチを行なってゲート電極１４，１５およびエミッタ電
極１６それぞれの側壁にサイドウォール１７を形成す
る。次に、ＰＭＯＳトランジスタのソース、ドレイン領
域１８ａ、ゲート電極１５およびバイポーラトランジス
タの外部ベース領域１８ｂへ注入量５〜９×１０15ｃｍ
-2でボロンをイオン注入する。一方、ＮＭＯＳトランジ
スタのソース、ドレイン領域１９およびゲート電極１４
とともにバイポーラトランジスタのエミッタ電極１６に
は、１〜２×１０16ｃｍ-2でヒ素をイオン注入する。な
お、注入不純物はリンであってもよい。その後、８５０
〜９００℃の窒素雰囲気中で熱処理を行なって、イオン
注入した不純物を活性化する。この時、ＰＭＯＳトラン
ジスタのゲート電極１５では上層多結晶シリコン層１３
から下層多結晶シリコン層１１へボロンが拡散し、下層
多結晶シリコン層のＮ型不純物が補償され、Ｐ型ゲート
電極が形成できる。また、バイポーラトランジスタのエ
ミッタ電極１６では、上層多結晶シリコン層１３からＮ
型エピタキシャル層４へヒ素が拡散し、バイポーラトラ
ンジスタのエミッタ領域２０が形成される（図３）。な
お、上記構造のバイポーラトランジスタでは、エミッタ
コンタクト１２外側のゲート酸化膜１０上に形成されて
いる多結晶シリコン層１１からもエミッタ領域へヒ素が
拡散されるため、エミッタコンタクト１２周辺部のヒ素
濃度を高める事が出来、バイポーラトランジスタの電流
増幅率を向上できるとともにエミッタ抵抗を低減するこ
とができる。
【００２６】次に、上述の工程で形成した素子上に堆積
した層間絶縁膜２１にコンタクトを開口した後、タング
ステン等でプラグ２２を形成し、各金属配線２３を形成
すると、図４に示す半導体装置が得られる。
した層間絶縁膜２１にコンタクトを開口した後、タング
ステン等でプラグ２２を形成し、各金属配線２３を形成
すると、図４に示す半導体装置が得られる。
【００２７】図５〜図７は、本発明の第２の実施形態に
おける半導体装置の各製造工程断面図を示す。製造工程
の初めの部分は、第１の実施形態と同一であるので説明
を省略する。
おける半導体装置の各製造工程断面図を示す。製造工程
の初めの部分は、第１の実施形態と同一であるので説明
を省略する。
【００２８】第１の実施形態に示した図１の工程の後、
バイポーラトランジスタのエミッタ領域およびＭＯＳト
ランジスタのソース、ドレイン形成予定領域の一部の多
結晶シリコン１１およびゲート酸化膜１０をエッチング
してエミッタコンタクト１２およびダイレクトコンタク
ト２４を形成した後、全面に膜厚１０００〜２０００Å
の多結晶シリコン層１３を堆積する（図５）。なお、ダ
イレクトコンタクト２４は、従来メモリセル内部のトラ
ンジスタ拡散領域から引き出し電極を取り出す際に使わ
れるコンタクト構造である。
バイポーラトランジスタのエミッタ領域およびＭＯＳト
ランジスタのソース、ドレイン形成予定領域の一部の多
結晶シリコン１１およびゲート酸化膜１０をエッチング
してエミッタコンタクト１２およびダイレクトコンタク
ト２４を形成した後、全面に膜厚１０００〜２０００Å
の多結晶シリコン層１３を堆積する（図５）。なお、ダ
イレクトコンタクト２４は、従来メモリセル内部のトラ
ンジスタ拡散領域から引き出し電極を取り出す際に使わ
れるコンタクト構造である。
【００２９】次に、多結晶シリコン層１３，１１をエッ
チングしてＮＭＯＳトランジスタのゲート電極１４、Ｐ
ＭＯＳトランジスタのゲート電極１５、ダイレクトコン
タクト引き出し電極２５、バイポーラトランジスタのエ
ミッタ電極１６を形成する。その後、酸化膜を１０００
Å堆積した後、異方性のドライエッチを行なってゲート
電極１４，１５、ダイレクトコンタクト引き出し電極２
５およびバイポーラトランジスタのエミッタ電極１６の
側壁にサイドウォール１７を形成する。次に、ＰＭＯＳ
トランジスタのソース、ドレイン領域１８ａおよびバイ
ポーラトランジスタの外部ベース領域１８ｂへ注入量５
〜９×１０15ｃｍ-2でボロンをイオン注入する。一方、
ＮＭＯＳトランジスタのソース、ドレイン領域１９、ゲ
ート電極１４およびダイレクトコンタクト引き出し電極
２５には、２〜４×１０15ｃｍ-2の注入量でヒ素又はリ
ンをイオン注入する。また、バイポーラトランジスタの
エミッタ電極１６には１〜２×１０16ｃｍ-2の注入量で
ヒ素又はリンをイオン注入する。その後、８５０〜９０
０℃の窒素雰囲気中で熱処理を行ない、注入した不純物
を活性化する。この時、ＰＭＯＳトランジスタのゲート
電極１５では上層多結晶シリコン層１３から下層多結晶
シリコン層１１へボロンが拡散し、下層多結晶シリコン
層のＮ型不純物が補償され、ゲート電極１５全体をＰ型
に形成することができる。また、バイポーラトランジス
タのエミッタ電極１６では、上層多結晶シリコン層１３
からＮ型エピタキシャル層４へヒ素が拡散し、エミッタ
領域２０が形成される。さらに、ダイレクトコンタクト
引き出し電極２５においては、多結晶シリコン層１３か
らシリコン基板へ十分ヒ素が拡散され、接触抵抗が低減
される。続いて、スパッタ法等で２００Å程度の厚さの
チタンを全面に成膜し、熱処理して拡散層のＰＭＯＳト
ランジスタのソース、ドレイン領域１８ａ、バイポーラ
トランジスタの外部ベース領域１８ｂ、ＮＭＯＳトラン
ジスタのソース、ドレイン領域１９、ゲート電極１４，
１５、ダイレクトコンタクト引き出し電極２５およびバ
イポーラトランジスタのエミッタ電極１６の多結晶シリ
コン層表面にシリサイド層２６を形成する（図６）。
チングしてＮＭＯＳトランジスタのゲート電極１４、Ｐ
ＭＯＳトランジスタのゲート電極１５、ダイレクトコン
タクト引き出し電極２５、バイポーラトランジスタのエ
ミッタ電極１６を形成する。その後、酸化膜を１０００
Å堆積した後、異方性のドライエッチを行なってゲート
電極１４，１５、ダイレクトコンタクト引き出し電極２
５およびバイポーラトランジスタのエミッタ電極１６の
側壁にサイドウォール１７を形成する。次に、ＰＭＯＳ
トランジスタのソース、ドレイン領域１８ａおよびバイ
ポーラトランジスタの外部ベース領域１８ｂへ注入量５
〜９×１０15ｃｍ-2でボロンをイオン注入する。一方、
ＮＭＯＳトランジスタのソース、ドレイン領域１９、ゲ
ート電極１４およびダイレクトコンタクト引き出し電極
２５には、２〜４×１０15ｃｍ-2の注入量でヒ素又はリ
ンをイオン注入する。また、バイポーラトランジスタの
エミッタ電極１６には１〜２×１０16ｃｍ-2の注入量で
ヒ素又はリンをイオン注入する。その後、８５０〜９０
０℃の窒素雰囲気中で熱処理を行ない、注入した不純物
を活性化する。この時、ＰＭＯＳトランジスタのゲート
電極１５では上層多結晶シリコン層１３から下層多結晶
シリコン層１１へボロンが拡散し、下層多結晶シリコン
層のＮ型不純物が補償され、ゲート電極１５全体をＰ型
に形成することができる。また、バイポーラトランジス
タのエミッタ電極１６では、上層多結晶シリコン層１３
からＮ型エピタキシャル層４へヒ素が拡散し、エミッタ
領域２０が形成される。さらに、ダイレクトコンタクト
引き出し電極２５においては、多結晶シリコン層１３か
らシリコン基板へ十分ヒ素が拡散され、接触抵抗が低減
される。続いて、スパッタ法等で２００Å程度の厚さの
チタンを全面に成膜し、熱処理して拡散層のＰＭＯＳト
ランジスタのソース、ドレイン領域１８ａ、バイポーラ
トランジスタの外部ベース領域１８ｂ、ＮＭＯＳトラン
ジスタのソース、ドレイン領域１９、ゲート電極１４，
１５、ダイレクトコンタクト引き出し電極２５およびバ
イポーラトランジスタのエミッタ電極１６の多結晶シリ
コン層表面にシリサイド層２６を形成する（図６）。
【００３０】ここで、シリサイド層の抵抗は、多結晶シ
リコン層へヒ素注入量の影響を強く受け、図８に示す関
係がある。このため、多結晶シリコン層１３へヒ素注入
量が２〜４×１０15ｃｍ-2と低いＮＭＯＳトランジスタ
のゲート電極１４およびダイレクトコンタクト引き出し
電極２５上では、低抵抗のシリサイド層を形成できるの
に対して、ヒ素注入量が１〜２×１０16ｃｍ-2と高いバ
イポーラトランジスタ部のエミッタ電極１６上では、シ
リサイド反応が抑制されてシリサイド膜厚が薄くなるた
め、ゲート電極上のシリサイド層よりも高抵抗となる。
しかし、エミッタ電極の最小幅は、通常２〜３μｍとＭ
ＯＳトランジスタのゲート電極（０．２〜０．３μｍ）
に比べて１０倍程度大きいため、抵抗が高くなったとし
ても実使用上問題ない。
リコン層へヒ素注入量の影響を強く受け、図８に示す関
係がある。このため、多結晶シリコン層１３へヒ素注入
量が２〜４×１０15ｃｍ-2と低いＮＭＯＳトランジスタ
のゲート電極１４およびダイレクトコンタクト引き出し
電極２５上では、低抵抗のシリサイド層を形成できるの
に対して、ヒ素注入量が１〜２×１０16ｃｍ-2と高いバ
イポーラトランジスタ部のエミッタ電極１６上では、シ
リサイド反応が抑制されてシリサイド膜厚が薄くなるた
め、ゲート電極上のシリサイド層よりも高抵抗となる。
しかし、エミッタ電極の最小幅は、通常２〜３μｍとＭ
ＯＳトランジスタのゲート電極（０．２〜０．３μｍ）
に比べて１０倍程度大きいため、抵抗が高くなったとし
ても実使用上問題ない。
【００３１】次に、上述の工程で形成した素子上に堆積
した層間絶縁膜２１にコンタクトを開口した後、タング
ステン等でプラグ２２を形成し、各金属配線２３を形成
すると、図７に示す半導体装置が得られる。
した層間絶縁膜２１にコンタクトを開口した後、タング
ステン等でプラグ２２を形成し、各金属配線２３を形成
すると、図７に示す半導体装置が得られる。
【００３２】上記の方法を用いれば、ＣＭＯＳトランジ
スタ部に低抵抗のシリサイド層を形成できるだけでな
く、工程数を増やすことなしにバイポーラトランジスタ
のエミッタコンタクトと同時にダイレクトコンタクト引
き出し電極の抵抗を同時に低減することができる。
スタ部に低抵抗のシリサイド層を形成できるだけでな
く、工程数を増やすことなしにバイポーラトランジスタ
のエミッタコンタクトと同時にダイレクトコンタクト引
き出し電極の抵抗を同時に低減することができる。
【００３３】また、下層の第１層多結晶シリコン層に導
入するＮ型不純物は、前述のようにヒ素、リン、アンチ
モン等を選ぶことが出来るが、多結晶シリコン粒界への
不純物偏析が少なく低濃度でも制御性の高いリンが最適
である。一方、上層の第２層多結晶シリコン層に導入す
るＮ型不純物は、エミッタ拡散層の深さを浅く形成し、
バイポーラトランジスタの特性を向上したい場合にはヒ
素が適当であるが、ダイレクトコンタクトの抵抗低減な
どにはリンが適している。また、チタンシリサイド化に
おいても、リンを導入することにより図８に示すような
不純物とシリサイド抵抗値の関係をヒ素よりも改善でき
る。従って、これらのことから第１層および第２層多結
晶シリコン層にそれぞれ導入する不純物は、リン（第１
のＮ型不純物）とヒ素（第２のＮ型不純物）とを所望の
トランジスタ特性に導入し分けることができる。
入するＮ型不純物は、前述のようにヒ素、リン、アンチ
モン等を選ぶことが出来るが、多結晶シリコン粒界への
不純物偏析が少なく低濃度でも制御性の高いリンが最適
である。一方、上層の第２層多結晶シリコン層に導入す
るＮ型不純物は、エミッタ拡散層の深さを浅く形成し、
バイポーラトランジスタの特性を向上したい場合にはヒ
素が適当であるが、ダイレクトコンタクトの抵抗低減な
どにはリンが適している。また、チタンシリサイド化に
おいても、リンを導入することにより図８に示すような
不純物とシリサイド抵抗値の関係をヒ素よりも改善でき
る。従って、これらのことから第１層および第２層多結
晶シリコン層にそれぞれ導入する不純物は、リン（第１
のＮ型不純物）とヒ素（第２のＮ型不純物）とを所望の
トランジスタ特性に導入し分けることができる。
【００３４】なお、上記の実施形態において、導入する
不純物の導電型を入れ替えても、従来の構造および製造
方法で生じていた問題を解決できることは言うまでもな
い。
不純物の導電型を入れ替えても、従来の構造および製造
方法で生じていた問題を解決できることは言うまでもな
い。
【００３５】
【発明の効果】以上のように本発明によれば、下記に示
す効果が得られた。
す効果が得られた。
【００３６】ＣＭＯＳトランジスタのＰ型電極ゲートを
構成する下層多結晶シリコン層にＮ型不純物ヒ素が導入
されたため、上層多結晶シリコンからのＰ型不純物が下
層多結晶シリコン層へ拡散されＰ型になっても、膜中に
含まれるヒ素原子がボロン原子をトラップし、更に拡散
するのを抑制し、Ｐ型不純物がゲート酸化膜を突き抜け
てシリコン基板内へ入ることを防止する。この結果、ト
ランジスタ特性の変動を抑制することが可能になる。
構成する下層多結晶シリコン層にＮ型不純物ヒ素が導入
されたため、上層多結晶シリコンからのＰ型不純物が下
層多結晶シリコン層へ拡散されＰ型になっても、膜中に
含まれるヒ素原子がボロン原子をトラップし、更に拡散
するのを抑制し、Ｐ型不純物がゲート酸化膜を突き抜け
てシリコン基板内へ入ることを防止する。この結果、ト
ランジスタ特性の変動を抑制することが可能になる。
【００３７】また、Ｎ型ゲート電極を構成する上下多結
晶シリコン層間に薄い酸化膜が生じた場合でも、あらか
じめ下層多結晶シリコン層に高濃度のＮ型不純物をドー
プしてあるため、ゲートの空乏化を防止するとことが可
能になる。
晶シリコン層間に薄い酸化膜が生じた場合でも、あらか
じめ下層多結晶シリコン層に高濃度のＮ型不純物をドー
プしてあるため、ゲートの空乏化を防止するとことが可
能になる。
【００３８】さらに、バイポーラトランジスタ部では、
エミッタコンタクト近傍の多結晶シリコン層からもエミ
ッタ領域へヒ素が十分拡散されるため、エミッタコンタ
クト周辺部でのヒ素濃度を高く出来、高い電流増幅率と
十分低いエミッタ抵抗を実現できる。
エミッタコンタクト近傍の多結晶シリコン層からもエミ
ッタ領域へヒ素が十分拡散されるため、エミッタコンタ
クト周辺部でのヒ素濃度を高く出来、高い電流増幅率と
十分低いエミッタ抵抗を実現できる。
【図１】本発明の第１の実施形態における第１の製造工
程断面図である。
程断面図である。
【図２】本発明の第１の実施形態における第２の製造工
程断面図である。
程断面図である。
【図３】本発明の第１の実施形態における第３の製造工
程断面図である。
程断面図である。
【図４】本発明の第１の実施形態における最終構造断面
図である。
図である。
【図５】本発明の第２の実施形態における第１の製造工
程断面図である。
程断面図である。
【図６】本発明の第２の実施形態における第２の製造工
程断面図である。
程断面図である。
【図７】本発明の第２の実施形態における最終構造断面
図である。
図である。
【図８】シリサイド層の抵抗とヒ素注入量の関係を示す
グラフである。
グラフである。
【図９】従来の技術における第１の製造工程断面図であ
る。
る。
【図１０】従来の技術における第２の製造工程断面図で
ある。
ある。
【図１１】従来の技術における第３の製造工程断面図で
ある。
ある。
【図１２】従来の技術における最終構造断面図である。
１ Ｐ型シリコン基板 ２ Ｎ+ 埋め込み層 ３ Ｐ+ 埋め込み層 ４ Ｎ型エピタキシャル層 ５ フィールド酸化膜 ６ Ｎ型ウェル領域 ７ Ｐ型ウェル領域 ８ Ｎ+ 型コレクタ引き出し領域 ９ バイポーラトランジスタのベース領域 １０ ゲート酸化膜 １１ 多結晶シリコン層 １２ エミッタコンタクト １３ 多結晶シリコン層 １４ ＮＭＯＳトランジスタのゲート電極 １５ ＰＭＯＳトランジスタのゲート電極 １６ バイポーラトランジスタのエミッタ電極 １７ サイドウォール １８ａ ＰＭＯＳトランジスタのソース、ドレイン領
域 １８ｂ バイポーラトランジスタの外部ベース領域 １９ ＮＭＯＳトランジスタのソース、ドレイン領域 ２０ バイポーラトランジスタのエミッタ領域 ２１ 層間絶縁膜 ２２ プラグ ２３ 金属配線 ２４ ダイレクトコンタクト ２５ ダイレクトコンタクト引き出し電極 ２６ シリサイド層 ２７ 多結晶シリコン層 ２８ 多結晶シリコン層
域 １８ｂ バイポーラトランジスタの外部ベース領域 １９ ＮＭＯＳトランジスタのソース、ドレイン領域 ２０ バイポーラトランジスタのエミッタ領域 ２１ 層間絶縁膜 ２２ プラグ ２３ 金属配線 ２４ ダイレクトコンタクト ２５ ダイレクトコンタクト引き出し電極 ２６ シリサイド層 ２７ 多結晶シリコン層 ２８ 多結晶シリコン層
Claims (7)
- 【請求項１】 相補型ＭＯＳおよびバイポーラトランジ
スタが同一半導体基板上に形成された半導体集積回路に
おいて、相補型ＭＯＳのゲート電極およびバイポーラト
ランジスタのエミッタ電極が同一の上下２層の多結晶シ
リコン層から構成されており、一方導電型ゲート電極の
多結晶シリコン層中に含まれる一方導電型不純物濃度が
他方導電型不純物濃度よりも高く設定されており、前記
他方導電型不純物と同一イオン種の不純物が他方導電型
ゲート電極およびバイポーラエミッタ電極にも含まれて
いることを特徴とする半導体装置。 - 【請求項２】 一方導電型ゲート電極の多結晶シリコン
層中に含まれる一方導電型不純物濃度が他方導電型不純
物濃度よりも高く設定されており、他方導電型ＭＯＳゲ
ート電極およびバイポーラエミッタ電極の多結晶シリコ
ン層中に他方導電型の２種のイオン種の不純物を含んで
いることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 バイポーラとＭＯＳ部よりなる半導体装
置において、半導体基板上のＭＯＳおよびバイポーラト
ランジスタ部にＭＯＳのゲート絶縁膜となる第１の絶縁
膜を形成した後、前記第１の絶縁膜上に第１の他方導電
型不純物を含む第１の多結晶シリコン層を形成する工程
と、少なくとも前記バイポーラ部の前記第１の多結晶シ
リコン層および前記第１の絶縁膜に電極窓を開口した
後、全面に第２の多結晶シリコン層を形成する工程と、
前記第１および第２の多結晶シリコン層をエッチング法
によりＭＯＳトランジスタのゲート電極およびバイポー
ラトランジスタのエミッタ電極に形成する工程と、前記
第１および第２の多結晶シリコン層に不純物を導入する
工程とを備えた半導体装置の製造方法。 - 【請求項４】 上記第１および第２の多結晶シリコン層
に不純物を導入する工程において、一方導電型ゲート電
極の多結晶シリコン層には第１の他方導電型不純物の濃
度よりも高い一方導電型不純物を導入し、他方導電型ゲ
ート電極およびバイポーラエミッタ電極の多結晶シリコ
ン層には同一イオン種の他方導電型不純物を導入するこ
とを特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記他方導電型ゲート電極およびバイポ
ーラ電極の多結晶シリコン層には前記第１層目の多結晶
シリコン層に含まれる第１の他方導電型不純物とは異な
るイオン種の第２の他方導電型不純物を導入することを
特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項６】 前記第１の他方導電型不純物を含む第１
の多結晶シリコン層を形成する工程は、第１の他方導電
型不純物を第１の多結晶シリコン層形成と同時に導入す
ることを特徴とする請求項３記載の半導体装置の製造方
法。 - 【請求項７】 前記第１の他方導電型不純物を含む第１
の多結晶シリコン層を形成する工程は、第１の多結晶シ
リコン層を堆積後、イオン注入法により導入することを
特徴とする請求項３記載の半導体装置の製造方法。
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| JP7287137A JP3058067B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置の製造方法 |
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| US08/744,931 US5998843A (en) | 1995-11-06 | 1996-11-06 | Semiconductor device with stable threshold voltages |
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| Application Number | Priority Date | Filing Date | Title |
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| JP7287137A JP3058067B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置の製造方法 |
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| JP3058067B2 JP3058067B2 (ja) | 2000-07-04 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP3058067B2 (ja) |
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| JPH01123365U (ja) * | 1988-02-17 | 1989-08-22 | ||
| JPH06268166A (ja) * | 1993-03-16 | 1994-09-22 | Toshiba Corp | 半導体装置の製造方法 |
| JPH06350035A (ja) * | 1993-06-03 | 1994-12-22 | Toshiba Corp | 半導体装置の製造方法 |
-
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Patent Citations (3)
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| JPH06268166A (ja) * | 1993-03-16 | 1994-09-22 | Toshiba Corp | 半導体装置の製造方法 |
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| JP3058067B2 (ja) | 2000-07-04 |
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