JP4599660B2 - 半導体抵抗素子を有する半導体装置とその製造方法 - Google Patents

半導体抵抗素子を有する半導体装置とその製造方法 Download PDF

Info

Publication number
JP4599660B2
JP4599660B2 JP2000153445A JP2000153445A JP4599660B2 JP 4599660 B2 JP4599660 B2 JP 4599660B2 JP 2000153445 A JP2000153445 A JP 2000153445A JP 2000153445 A JP2000153445 A JP 2000153445A JP 4599660 B2 JP4599660 B2 JP 4599660B2
Authority
JP
Japan
Prior art keywords
region
semiconductor
type
substrate
type impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000153445A
Other languages
English (en)
Other versions
JP2001332697A (ja
Inventor
努 井本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000153445A priority Critical patent/JP4599660B2/ja
Priority to US09/862,042 priority patent/US6667538B2/en
Priority to EP01112470A priority patent/EP1158584B1/en
Publication of JP2001332697A publication Critical patent/JP2001332697A/ja
Priority to US10/689,305 priority patent/US6902992B2/en
Application granted granted Critical
Publication of JP4599660B2 publication Critical patent/JP4599660B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20Resistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0802Resistors only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/8605Resistors with PN junctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体抵抗素子を有する半導体装置とその製造方法に係わる。
【0002】
【従来の技術】
半導体基板の表面に不純物を導入して形成した半導体領域による半導体抵抗素子は、半導体集積回路の構成要素として広く利用されている素子の1形態である。
そして、従来から用いられている抵抗素子の一例としては、半絶縁性の化合物半導体基板、例えば半絶縁性GaAs基板上に、低不純物濃度をもって例えばn型の不純物がドープされて形成される。この抵抗素子の構造および製造方法を、図3および図4の工程図を参照して説明する。
【0003】
図3Aに示すように、半絶縁性半導体基板1上に、厚さ50nmのSiNによる保護膜2をプラズマCVD(Chemical Vapor Deposition) 法で全面的に形成し、このSiN保護膜2上に、一旦全面的にフォトレジスト層3を塗布し、目的とする半導体抵抗素子の形成領域部上のフォトレジスト層3をフォトリソグラフィによって除去して開口3wを形成する。そして、この開口3wを通じて、保護膜2を貫通して半絶縁性半導体基板1の表面にn型不純物のSiをイオン注入して、不純物導入領域4を形成する。
【0004】
フォトレジスト層3を除去し、再び、フォトレジスト層5を一旦全面的に形成し、同様にフォトリソグラフィによって、目的とする半導体抵抗素子の両端の電極取出し領域の形成部上のフォトレジスト層5を除去して図3Bに示すように、開口5wを形成する。
その後、開口5wを通じて、半絶縁性半導体基板1の表面に、n型不純物であるSiを高濃度にイオン注入して高不純物濃度の不純物導入領域6を形成する。
【0005】
図3Cに示すように、フォトレジスト層5および表面保護膜2を除去した後、半絶縁性半導体基板1をアルシン雰囲気中でアニールして、各不純物導入領域4および6のSiイオンを活性化して、各領域4と6とによって所要の比抵抗を有する半導体抵抗領域4Rと、低比抵抗の電極取出し領域6Rを構成する。
【0006】
図3Dに示すように、半絶縁性半導体基板1の領域4Rおよび6Rが形成された表面に、厚さ300nmのSiNによる絶縁層7をプラズマCVD法で一旦全面的に形成する。この上にフォトレジスト層8を形成し、電極取出し領域6R上にフォトリソグラフィによって開口8wを形成し、これら開口8wを通じて、電極取出し領域6R上の絶縁層7に、反応性イオンエッチングを行って電極のコンタクト窓7wをそれぞれ穿設する。
【0007】
図4Aに示すように、コンタクト窓7wを通じて外部に露呈した電極取出し領域6R上に接触させて、電極金属層9を全面的に形成する。この電極金属層9は、AuGe層と、Ni層とを、それぞれ150nmと50nmの厚さに蒸着して形成する。
【0008】
図4Bに示すように、リフトオフ法によってすなわちフォトレジスト層8を除去して、このフォトレジスト層8上の金属層9を選択的に取り去り、電極取出し領域6R上の金属層9のみを残す。その後、基板1をフォーミングガス中で約450℃に加熱して、電極取出し領域6Rに対してオーミックにコンタクトされた金属層9による対の電極9Rを形成する。
【0009】
更に、図4Cに示すように、全面的に配線を構成する配線金属層10を形成する。この配線金属層10は、Ti、Pt、Auを、それぞれ50nm、50nm、200nmをもって順次全面的に蒸着する。そして、この配線金属層10上に、フォトレジスト層11を塗布形成し、フォトリソグラフィによってパターン化して、配線を形成する部分を残して他部のフォトレジスト層11を除去する。
【0010】
図4Dに示すように、フォトレジスト層11をマスクとして、イオンミリング法によって、配線金属層10をエッチングして電極9Rにオーミックコンタクトされた配線10Rを構成する。
【0011】
このようにして半導体抵抗素子12が形成される。すなわち、この構造において、半導体抵抗領域4Rを構成するSiのイオン注入におけるSi原子の加速電圧や、ドーズ量を適当に選ぶことによって、所望の抵抗値を有する半導体抵抗素子12を得ることができる。
【0012】
このような抵抗素子は、安価に製造できる反面、高いシート抵抗を半導体抵抗領域4Rの不純物濃度を下げると、電気抵抗が基板電位によって大きく変化するという問題がある。
これは、いわゆるバックゲート効果の一形態に起因するものであるものである。
【0013】
図6は、図5に示した半絶縁性半導体基板1にn型の半導体抵抗領域4Rによる半導体抵抗素子における電流−電圧特性のバックゲート効果の測定例を示したものである。この場合、基板電位Vsub を、−6V〜0Vに変化させて測定したものである。
この基板電位は、図5に示すように、基板1上の半導体抵抗領域4Rより離れた位置に設けた基板電極13によって与えた。
【0014】
図6より明らかなように、基板電位Vsub を負側に振ると、電気抵抗が増大し、飽和電流が減少する。これは、半導体抵抗領域4Rと、基板1の半絶縁性基板領域との間の空間電荷層が、基板電位Vsub によって半導体抵抗領域4R側にも拡がり、半導体抵抗領域4Rのシートキャリア濃度が減少したことによると考えられる。
【0015】
このような形のバックゲート効果が現れるにしても、その強度が安定していれば、それを考慮した回路の設計は可能である。
しかしながら、実プロセスにおいては、この強度が安定しないことがある。これは、抵抗層の回りの実効的アクセプタ濃度が、基板要因、あるいはプロセス要因によって変動するためと考えられる(参考文献:N.Goto,et.al.,“Two Dimensional Numerical Simulation of Side-Gating Effect in GaAs MESFET's ”IEEE
ED-17,No.8,1990)。
【0016】
したがって、このような抵抗素子を用いた回路を歩留り良く製造しつづけるたには、前述の実効的なアクセプタ濃度を常に一定に制御しなけれがならない。
しかしながら、このようなアクセプタには、起源の分からないものも含まれるため、その制御は容易でない。
【0017】
【発明が解決しようとする課題】
本発明は、上述した制御が困難な基板領域のアクセプタ濃度による半導体抵抗素子の特性変動を抑制し、これを用いた例えば半導体集積回路の歩留りを安定的に向上させるこのができるようにした半導体抵抗素子を有する半導体装置とその製造方法を提供するものである。
【0018】
【課題を解決するための手段】
本発明による半導体抵抗素子を有する半導体装置は、化合物半導体基板表面に形成されたn型半導体抵抗領域より構成され、このn型半導体抵抗領域と化合物半導体基板による基板領域との間に完全に空乏化されるp型埋込み領域が設けられた構成とする。この構成において、p型埋込み領域は、そのアクセプタ濃度が、基板領域のアクセプタ濃度に比し高く、かつn型半導体抵抗領域のドナー濃度に比し低濃度に選定し得るものである。
【0019】
また、本発明による半導体抵抗素子を有する半導体装置の製造方法は、半絶縁性の化合物半導体基板表面に形成した第1のマスク層を介して化合物半導体基板表面の選択された領域にn型不純物を導入して、n型不純物導入領域を形成する工程と、このn型不純物導入領域の形成工程の後に、あるいは前に、化合物半導体基板表面に形成した第2のマスク層を介してp型不純物を導入してp型不純物導入領域を形成する工程と、n型不純物導入領域およびp型不純物導入領域の不純物を活性化してn型半導体抵抗領域と、n型半導体抵抗領域に接して半導体基板による基板領域との間にp型埋込み領域を形成する熱処理工程と、半導体抵抗領域にオーミック電極を形成する工程とを採るものである。n型不純物導入領域を形成する工程、及び、p型不純物導入領域を形成する工程では、p型埋込み領域が完全に空乏化するように、n型不純物導入領域とp型埋込み領域の不純物濃度の選定を行う。この製造方法において、第1および第2のマスク層は同一マスク層とし得る。
【0020】
本発明による半導体装置の構成によれば、n型半導体抵抗領域と基板領域との間にp型の埋込み領域を設けたことにより、この濃度の選定によって、基板領域に存在するアクセプタの実効濃度の変動によるバックゲート効果、半導体抵抗領域内に向かう空乏層の広がり、その変動を抑制することができる。
【0021】
【発明の実施の形態】
本発明による半導体抵抗素子を有する半導体装置の一実施形態の一例を、本発明製造方法の一実施形態の一例と共に、図1および図2を参照して説明するが本発明は、この実施形態および例に限定されるものではない。
【0022】
この例においては、図2Dにその半導体抵抗素子部の概略断面図を示すように、半絶縁性GaAs化合物半導体基板21の一主面の選択された領域に低不純物濃度のn型半導体抵抗領域24Rが形成され、これと半導体基板による基板領域21Sすなわち半導体基板21の半導体抵抗領域24Rの非形成領域との間に、半導体抵抗領域24Rの周囲にこの領域24Rと接してp型埋込み領域25Bが設けられる。
また、このp型埋込み領域25Bは、そのアクセプタ濃度が基板領域21Sのアクセプタ濃度に比し高く、かつn型半導体抵抗領域24Rのドナー濃度に比し低濃度に選定される。
更に、このp型埋込み領域は、これが完全に空乏化するように、半導体抵抗領域24Rと共に、その濃度の選定がなされる。
【0023】
この場合、先ず、図1Aに示すように、半絶縁性GaAs化合物半導体基板21を用意する。そして、この基板21の表面に保護膜22を形成する。この保護膜22は、例えば、プラズマCVD法によって形成した厚さ300nmのSiN誘電体膜によって構成する。
【0024】
図1Bに示すように、この保護膜22上に、半導体抵抗領域の形成部上に開口23wが穿設された第1のマスク層23を形成する。このマスク層23は、フォトレジスト層によって形成することができる。すなわち保護膜22上にフォトレジスト層を全面的に塗布形成し、このフォトレジスト層に対し、周知のフォトリソグラフィによって開口23wを形成する。
次に、この第1のマスク層23をイオン注入マスクとしてその開口23wを通じて半絶縁性化合物半導体基板21の表面領域にn型不純物をイオン注入してn型の不純物導入領域24を形成する。このときの注入エネルギーは、不純物をSiとするとき、例えば80keVとし、ドーズ量は5×1012cm-2とすることができる。
次いで、この第1のマスク層23を共通に用いてこれを第2のマスクとして、第1の不純物導入領域24に比して深い位置に向けて、p型の不純物原子をイオン注入して、第2の不純物導入領域25を形成する。このイオン注入原子は、例えばMgを用いることができ、その打ち込みエネルギーは、例えば240keV、ドーズ量は例えば1×1012cm-2とする。
【0025】
次に、図1Cに示すように、マスク層23を除去し、半導体抵抗領域に対する電極形成部に開口26wが形成された第3のマスク層26を形成する。このマスク層26の形成においてもフォトレジスト層を塗布し、フォトリソグラフィによって開口26wを形成することができる。
そして、このマスク層26をイオン注入マスクとして、その開口26wを通じて、再びn型の不純物をイオン注入して、高濃度不純物導入領域27を形成する。このイオン注入は、例えば先に注入したn型不純物と同一のSi原子を、例えば150keVの打ち込みエネルギーで、例えば3×1013cm-2のドーズ量でイオン注入する。
【0026】
その後、図1Dに示すように、基板21上の、フォトレジスト層26と、保護膜22を除去する。このSiNによる保護膜22の除去は、例えば基板21を混酸(弗化水素酸と弗化アンモニウムの混合液)に浸漬することによって行う。
その後、基板21をアニールして、各領域24、25および27の各注入不純物を活性化し、領域24によって、低不純物濃度を有し、十分高いシート抵抗を有する半導体抵抗領域24Rを形成し、その両端に領域27によって高不純物濃度の電極取出し領域27Rを形成し、更に、領域25によって半導体抵抗領域24Rと基板領域21Sとの間に、p型埋込み領域25Bを形成する。このアニールは、Asの脱離を防ぐためAsを含む雰囲気例えばAsH3 雰囲気中で行い、そのアニール温度は800〜850℃とする。
このようにしてn型半導体抵抗領域24Rのドナー濃度に比してアクセプタ濃度の低い例えば5×1016cm-3のp型埋込み領域25Bを形成する。
【0027】
図2Aに示すように、半絶縁性半導体基板21の表面に全面的に例えばSiNによる絶縁層28を形成する。この絶縁層28は、例えば、プラズマCVD法によってSiNを、厚さ300nmに被着形成する。
【0028】
次に、図2Bに示すように、電極取出し領域27Rの上方に、開口29wが穿設されたマスク層29を形成する。このマスク層29は、基板21上に全面的にフォトレジスト層を塗布し、フォトリソグラフィによって、開口29wを形成する。
このマスク層29をエッチングマスクとして、その開口29wを通じて、絶縁層28に対して例えばCF4 を反応ガスとする反応性イオンエッチングによって開口28wを形成する。
【0029】
図2Cに示すように、これら開口29wおよび28wを通じて外部に露呈した電極取出し領域27上に接触して、電極金属層30を全面的に形成する。この電極金属層30は、AuGe層と、Ni層とを、それぞれ150nmと50nmの厚さに蒸着して形成する。
【0030】
図2Dに示すように、フォトレジスト層29を除去して、電極取出し領域27R上の金属層30を残し、フォトレジスト層29上の金属層30をリフトオフする。その後、基板21をフォーミングガス中で約450℃に加熱して、電極取出し領域27Rに対して合金化処理を行ってオーミックにコンタクトされた金属層30による対の電極30Rを形成する。
【0031】
その後、必要に応じて、図4CおよびDで説明したと同様の方法によって、図示しないが、金属配線を形成することもできる。
【0032】
このようにして半導体抵抗素子12を形成することができる。
この半導体抵抗素子12は、いうまでもなく、共通の化合物半導体基板21に複数個同時に形成することができ、また化合物半導体21に他の回路素子と共に形成した半導体集積回路装置を構成することができる。
【0033】
上述の半導体抵抗素子12は、半導体抵抗領域24Rと基板領域21Sとの間に、その濃度が基板領域21Sより高い濃度で、かつ半導体抵抗領域24Rより低い埋込み領域25Bを配置したことによって、基板領域に存在するアクセプタの実効濃度の変動によるバックゲート効果、半導体抵抗領域内に向かう空乏層の広がりの変動を抑制することができ、半導体抵抗領域の特性の安定化、ひいては半導体抵抗領域24Rの低濃度化、高抵抗化を図ることができる。
【0034】
更に、このp型埋込み領域は、これが完全に空乏化するように、半導体抵抗領域24Rと共に、その濃度の選定を行うことによって、周波数特性の劣化原因ともなり得る寄生容量の低減化を図ることができる。
【0035】
また、上述した本発明製造方法によれば、不純物導入領域24および25を、同一マスク23を用いて形成することから、これら不純物導入領域24および25の形成位置、すなわちn型半導体抵抗領域24Rとp型埋込み領域25Bとはその位置関係が自己整合する。
【0036】
【発明の効果】
上述したように、本発明による半導体抵抗素子を有する半導体装置は、その半導体抵抗素子を高濃度に構成できるので、特性の安定化を図ることができ、バックゲート効果に起因する特性変動の小さい半導体抵抗素子を歩留り良く得ることができる。
また、半導体抵抗領域の薄膜化を図ることができることから、そのシート抵抗を充分大きくすることができる。したがって、電極間の抵抗領域の長さを大きくすることなく、大きな抵抗値を有する半導体抵抗素子を構成することができることから、この抵抗領域すなわち抵抗素子の占有面積の縮小化を図ることができ、半導体集積回路における高密度、小型化を図ることができるものである。
【0037】
また、上述したようにバックゲート効果に起因する特性変動の小さい半導体抵抗素子を構成することができることから、例えばDCFL(Direct Coupled FET Logic) 回路に適用して伝搬遅延時間とノイズマージンの両方を改善でき、また、抵抗分割によるバイアス回路においては、設計どおりの分圧比を安定して得ることができる。
【0038】
また、上述したように、周波数特性の劣化原因となり得る寄生抵抗の回避によって、論理ゲート回路のみならず、高周波回路に使用して好適ならしめるものである。
【図面の簡単な説明】
【図1】A〜Dは、本発明による半導体装置の一例を得る本発明製造方法の一例の工程図(その1)である。
【図2】A〜Dは、本発明による半導体装置の一例を得る本発明製造方法の一例の工程図(その2)である。
【図3】A〜Dは、従来の半導体装置の製造方法の一例の工程図(その1)である。
【図4】A〜Dは、従来の半導体装置の製造方法の一例の工程図(その2)である。
【図5】従来の半導体抵抗素子の概略断面図である。
【図6】図5に示した半導体抵抗素子における電流−電圧特性曲線図である。
【符号の説明】
21・・・半導体基板、22・・・保護膜、23.26・・・マスク層、23w,26w・・・開口、24・・・n型不純物導入領域、24R・・・半導体抵抗領域、25・・・p型不純物導入領域、25B・・・埋込み領域、27・・・高不純物導入領域、27R・・・電極取出し領域、28・・・絶縁層、30・・・電極金属層、30R・・・電極

Claims (6)

  1. 化合物半導体基板と、
    該化合物半導体基板表面に形成されたn型半導体抵抗領域と、
    該n型半導体抵抗領域と上記化合物半導体による基板領域との間に設けられたp型埋込み領域とを有して成り、
    上記p型埋込み領域が完全に空乏化される
    導体抵抗素子を有する半導体装置。
  2. 上記化合物半導体基板が、半絶縁性基板である請求項1に記載の半導体抵抗素子を有する半導体装置。
  3. 上記p型埋込み領域のアクセプタ濃度が、上記基板領域のアクセプタ濃度に比し高く、かつ上記n型半導体抵抗領域のドナー濃度に比し低濃度に選定されて成る請求項1に記載の半導体抵抗素子を有する半導体装置。
  4. 上記n型半導体抵抗領域と上記p型埋込み領域とが自己整合された位置関係に形成されて成る請求項1に記載の半導体抵抗素子を有する半導体装置。
  5. 半絶縁性の化合物半導体基板表面に形成した第1のマスク層を介して上記化合物半導体基板表面の選択された領域にn型不純物を導入して、n型不純物導入領域を形成する工程と、
    該n型不純物導入領域の形成工程の後に、あるいは前に、上記化合物半導体基板表面に形成した第2のマスク層を介してp型不純物を導入してp型不純物導入領域を形成する工程と、
    上記n型不純物導入領域およびp型不純物導入領域の不純物を活性化してn型半導体抵抗領域と、該n型半導体抵抗領域に接して上記半導体基板による基板領域との間にp型埋込み領域を形成する熱処理工程と、
    上記半導体抵抗領域にオーミック電極を形成する工程とを有し、
    前記n型不純物導入領域を形成する工程、及び、前記p型不純物導入領域を形成する工程において、前記p型埋込み領域が完全に空乏化するように、前記n型不純物導入領域と前記p型埋込み領域の不純物濃度の選定を行う
    導体抵抗素子を有する半導体装置の製造方法。
  6. 上記第1および第2のマスク層が同一マスク層とされ、上記n型不純物導入領域と上記p型不純物導入領域とを自己整合によって形成する請求項5に記載の半導体抵抗素子を有する半導体装置の製造方法。
JP2000153445A 2000-05-24 2000-05-24 半導体抵抗素子を有する半導体装置とその製造方法 Expired - Fee Related JP4599660B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000153445A JP4599660B2 (ja) 2000-05-24 2000-05-24 半導体抵抗素子を有する半導体装置とその製造方法
US09/862,042 US6667538B2 (en) 2000-05-24 2001-05-21 Semiconductor device having semiconductor resistance element and fabrication method thereof
EP01112470A EP1158584B1 (en) 2000-05-24 2001-05-22 Fabrication method of a semiconductor device having semiconductor resistance element
US10/689,305 US6902992B2 (en) 2000-05-24 2003-10-20 Method of fabricating semiconductor device having semiconductor resistance element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000153445A JP4599660B2 (ja) 2000-05-24 2000-05-24 半導体抵抗素子を有する半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
JP2001332697A JP2001332697A (ja) 2001-11-30
JP4599660B2 true JP4599660B2 (ja) 2010-12-15

Family

ID=18658699

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000153445A Expired - Fee Related JP4599660B2 (ja) 2000-05-24 2000-05-24 半導体抵抗素子を有する半導体装置とその製造方法

Country Status (3)

Country Link
US (2) US6667538B2 (ja)
EP (1) EP1158584B1 (ja)
JP (1) JP4599660B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3959032B2 (ja) * 2003-01-08 2007-08-15 松下電器産業株式会社 固体撮像装置の製造方法
FR2884050B1 (fr) * 2005-04-01 2007-07-20 St Microelectronics Sa Circuit integre comprenant un substrat et une resistance
US7625819B2 (en) * 2007-06-01 2009-12-01 Macronix International Co., Ltd. Interconnection process
EP3193364B1 (en) * 2016-01-18 2020-10-21 Nexperia B.V. Integrated resistor element and associated manufacturing method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315547A (ja) * 1992-05-13 1993-11-26 Sumitomo Electric Ind Ltd 抵抗素子およびその製造方法
JPH1187621A (ja) * 1997-09-03 1999-03-30 Mitsubishi Electric Corp 注入抵抗およびその形成方法
JPH11214616A (ja) * 1998-01-20 1999-08-06 Sony Corp 半導体抵抗素子

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53126875A (en) * 1977-04-13 1978-11-06 Hitachi Ltd Gate protecting device
JPS5456777A (en) * 1977-10-14 1979-05-08 Nec Corp Semiconductor device
US4228450A (en) * 1977-10-25 1980-10-14 International Business Machines Corporation Buried high sheet resistance structure for high density integrated circuits with reach through contacts
FR2445617A1 (fr) * 1978-12-28 1980-07-25 Ibm France Resistance a tension de claquage amelioree obtenue par une double implantation ionique dans un substrat semi-conducteur et son procede de fabrication
JPS5718354A (en) * 1980-07-09 1982-01-30 Hitachi Ltd Semiconductor integrated circuit
JPS612361A (ja) * 1984-06-15 1986-01-08 Hitachi Micro Comput Eng Ltd 静電破壊防止素子
JPS6260252A (ja) * 1985-09-09 1987-03-16 Nec Corp 半導体装置
JPS62143478A (ja) * 1985-12-18 1987-06-26 Sanyo Electric Co Ltd 接合型電界効果トランジスタ
JPH01268049A (ja) * 1988-04-19 1989-10-25 Sony Corp 拡散抵抗素子
JPH03169063A (ja) * 1989-11-29 1991-07-22 Nec Corp 半導体集積回路装置
JPH0467666A (ja) * 1990-07-09 1992-03-03 Fujitsu Ltd 半導体装置
JP3038870B2 (ja) * 1990-10-09 2000-05-08 ソニー株式会社 抵抗素子
JPH05114699A (ja) * 1991-07-24 1993-05-07 Fujitsu Ltd 半導体抵抗装置とその抵抗値設定方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315547A (ja) * 1992-05-13 1993-11-26 Sumitomo Electric Ind Ltd 抵抗素子およびその製造方法
JPH1187621A (ja) * 1997-09-03 1999-03-30 Mitsubishi Electric Corp 注入抵抗およびその形成方法
JPH11214616A (ja) * 1998-01-20 1999-08-06 Sony Corp 半導体抵抗素子

Also Published As

Publication number Publication date
US6667538B2 (en) 2003-12-23
US6902992B2 (en) 2005-06-07
EP1158584A2 (en) 2001-11-28
US20040207045A1 (en) 2004-10-21
EP1158584A3 (en) 2007-01-03
EP1158584B1 (en) 2012-09-26
US20020011630A1 (en) 2002-01-31
JP2001332697A (ja) 2001-11-30

Similar Documents

Publication Publication Date Title
US4597824A (en) Method of producing semiconductor device
JPH08250728A (ja) 電界効果型半導体装置及びその製造方法
JPH08264562A (ja) 半導体装置,及びその製造方法
US6548363B1 (en) Method to reduce the gate induced drain leakage current in CMOS devices
US4764481A (en) Grown side-wall silicided source/drain self-align CMOS fabrication process
JPH09232445A (ja) 半導体装置およびその製造方法
JPH0727915B2 (ja) 半導体装置の製造方法
EP0077737A2 (en) Low capacitance field effect transistor
JP4599660B2 (ja) 半導体抵抗素子を有する半導体装置とその製造方法
JPH04305978A (ja) 電力用mos半導体デバイスの製造方法
JPH09129764A (ja) 半導体装置およびその製造方法
JP3794915B2 (ja) 半導体装置の製造方法
JPS60217657A (ja) 半導体集積回路装置の製造方法
JPH02270335A (ja) 半導体装置及びその製造方法
JPH0653492A (ja) 半導体装置及びその製造方法
JPH0548110A (ja) 半導体素子の製造方法
KR100774114B1 (ko) 집적된 주입 논리 셀의 반도체 장치 및 그 제조 프로세스
JPH05243262A (ja) 半導体装置の製造方法
JP3052348B2 (ja) 半導体装置の製造方法
JP2874885B2 (ja) 半導体装置及びその製造方法
JPH0612822B2 (ja) 半導体装置
JPH0770543B2 (ja) トランジスタの製造方法
JP2745946B2 (ja) 半導体集積回路の製造方法
JPH06314782A (ja) 半導体装置の製造方法
JPH01278768A (ja) ソースおよびドレイン深さ延長部を有する半導体装置とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100608

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100730

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100831

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100913

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131008

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131008

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees