JP3038870B2 - 抵抗素子 - Google Patents
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不純物拡散層で形成した抵抗素子に関する
ものである。
ものである。
本発明は、上記の様な抵抗素子において、半導体基板
とは反対導電型の電位固定した領域内に半導体基板と同
一導電型の電位固定した領域を形成し、この領域内に半
導体基板とは反対導電型の抵抗部を形成すると共に電位
固定した導体膜で抵抗部を覆うことによって、微細化が
可能でしかも抵抗値が安定である様にしたものである。
とは反対導電型の電位固定した領域内に半導体基板と同
一導電型の電位固定した領域を形成し、この領域内に半
導体基板とは反対導電型の抵抗部を形成すると共に電位
固定した導体膜で抵抗部を覆うことによって、微細化が
可能でしかも抵抗値が安定である様にしたものである。
DRAMやSRAMのダウンコンバータ等に用いる抵抗素子と
して、従来は、ゲート配線や不純物拡散層を引き回して
抵抗値が数百Ωの抵抗素子を形成していた。しかしこの
様な抵抗素子は、広い面積を必要とし、微細化に適して
いない。
して、従来は、ゲート配線や不純物拡散層を引き回して
抵抗値が数百Ωの抵抗素子を形成していた。しかしこの
様な抵抗素子は、広い面積を必要とし、微細化に適して
いない。
そこで、LDD構造のトランジスタ用のN-拡散層の形成
と同時に、第４図に示す様に、Ｐ型のSi基板11のうちで
トランジスタ領域以外にもN-拡散層12を形成し、本来的
に抵抗率が高いこのN-拡散層12を抵抗素子として用いる
方法もあった。
と同時に、第４図に示す様に、Ｐ型のSi基板11のうちで
トランジスタ領域以外にもN-拡散層12を形成し、本来的
に抵抗率が高いこのN-拡散層12を抵抗素子として用いる
方法もあった。
第５図は、この様な抵抗素子及びLDD構造のトランジ
スタの製造工程を示している。この製造工程では、第5A
図に示す様に、Si基板11の表面にゲート絶縁膜としての
SiO2膜13を形成する。
スタの製造工程を示している。この製造工程では、第5A
図に示す様に、Si基板11の表面にゲート絶縁膜としての
SiO2膜13を形成する。
そして、SiO2膜13上にタングステンポリサイド膜14等
から成るゲート電極をパターニングし、このタングステ
ンポリサイド膜14をマスクにして不純物15をSi基板11に
低濃度にイオン注入する。
から成るゲート電極をパターニングし、このタングステ
ンポリサイド膜14をマスクにして不純物15をSi基板11に
低濃度にイオン注入する。
すると、第5B図に示す様に、N-拡散層16がN-拡散層12
と同時に形成される。その後、タングステンポリサイド
膜14の側壁をSiO2膜17で形成し、これらのタングステン
ポリサイド膜14とSiO2膜17とをマスクにしてN+拡散層
（図示せず）を形成する。
と同時に形成される。その後、タングステンポリサイド
膜14の側壁をSiO2膜17で形成し、これらのタングステン
ポリサイド膜14とSiO2膜17とをマスクにしてN+拡散層
（図示せず）を形成する。
ところが、例えばDRAMの場合は、Ｐ型のSi基板11に基
板バイアスが印加されており、この基板バイアスは電源
電圧の変動に伴って変動する。
板バイアスが印加されており、この基板バイアスは電源
電圧の変動に伴って変動する。
この結果、N-拡散層12とＰ型のSi基板11との接合部に
おける空乏層18の幅も変動し、N-拡散層12の抵抗値も変
動する。
おける空乏層18の幅も変動し、N-拡散層12の抵抗値も変
動する。
また、SiO2膜17から成る側壁を形成するためのこのSi
O2膜17のエッチバック時に、第5B図に示す様にSi基板11
の表面も削られる。このため、N-拡散層12も浅くなり、
Si基板11の削れ量のばらつきによって、N-拡散層12の抵
抗値もばらつく。
O2膜17のエッチバック時に、第5B図に示す様にSi基板11
の表面も削られる。このため、N-拡散層12も浅くなり、
Si基板11の削れ量のばらつきによって、N-拡散層12の抵
抗値もばらつく。
従って、第４図に示した一従来例では、安定な抵抗値
を得ることができない。
を得ることができない。
本発明による抵抗素子では、第１導電型半導体基板11
に形成されている第１の第２導電型領域21が電位固定さ
れており、前記第１の第２導電型領域21内に形成されて
いる第１導電型領域22が電位固定されており、前記第１
導電型領域22内に、不純物濃度が相対的に低い第２の第
２導電型領域12から成る抵抗部と、不純物濃度が相対的
に高い第３の第２導電型領域23から成るコンタクト部と
が形成されており、電位固定された導体膜25が絶縁膜24
を介して前記抵抗部を覆っている。
に形成されている第１の第２導電型領域21が電位固定さ
れており、前記第１の第２導電型領域21内に形成されて
いる第１導電型領域22が電位固定されており、前記第１
導電型領域22内に、不純物濃度が相対的に低い第２の第
２導電型領域12から成る抵抗部と、不純物濃度が相対的
に高い第３の第２導電型領域23から成るコンタクト部と
が形成されており、電位固定された導体膜25が絶縁膜24
を介して前記抵抗部を覆っている。
本発明による抵抗素子では、抵抗部の不純物濃度がコ
ンタクト部の不純物濃度よりも低いのみならず、第１導
電型半導体基板11と抵抗部とが互いに反対導電型である
ためにLDD構造のトランジスタの低濃度拡散層16と同時
に形成した第２導電型領域12を抵抗部にすることができ
るので、抵抗部の抵抗率が高い。
ンタクト部の不純物濃度よりも低いのみならず、第１導
電型半導体基板11と抵抗部とが互いに反対導電型である
ためにLDD構造のトランジスタの低濃度拡散層16と同時
に形成した第２導電型領域12を抵抗部にすることができ
るので、抵抗部の抵抗率が高い。
しかも、抵抗部を構成している第２導電型領域12は、
電位固定された第１導電型領域22内にあり、且つ電位固
定された導体膜25で絶縁膜24を介して覆われている。ま
た、電位固定された第１導電型領域22が第１導電型半導
体基板11と同一導電型であるにも拘らず、電位固定され
た第２導電型領域21内に電位固定された第１導電型領域
22が含まれているので、第１導電型半導体基板11と第１
導電型領域22とで互いに電位が異なっていても、これら
の第１導電型半導体基板11と第１導電型領域22とが電気
的に完全に分離される。従って、抵抗部は外部の電位変
動の影響を受けにくい。
電位固定された第１導電型領域22内にあり、且つ電位固
定された導体膜25で絶縁膜24を介して覆われている。ま
た、電位固定された第１導電型領域22が第１導電型半導
体基板11と同一導電型であるにも拘らず、電位固定され
た第２導電型領域21内に電位固定された第１導電型領域
22が含まれているので、第１導電型半導体基板11と第１
導電型領域22とで互いに電位が異なっていても、これら
の第１導電型半導体基板11と第１導電型領域22とが電気
的に完全に分離される。従って、抵抗部は外部の電位変
動の影響を受けにくい。
以下、本発明の一実施例を、第１図〜第３図を参照し
ながら説明する。
ながら説明する。
第１図が、本実施例を示している。本実施例では、Ｐ
型のSi基板11にＮウェル21が形成されており、このＮウ
ェル21中にＰウェル22が形成されている。また、Ｐウェ
ル22中には、N-拡散層12と、このN-拡散層12の両端部に
位置するN+拡散層23とが形成されている。
型のSi基板11にＮウェル21が形成されており、このＮウ
ェル21中にＰウェル22が形成されている。また、Ｐウェ
ル22中には、N-拡散層12と、このN-拡散層12の両端部に
位置するN+拡散層23とが形成されている。
Si基板11の表面は絶縁膜24に覆われており、この絶縁
膜24上にはN-拡散層12を覆う様に導体膜25が形成されて
いる。また、導体膜25は絶縁膜26に覆われており、N+拡
散層23に達するコンタクト孔27が絶縁膜24、26に開孔さ
れている。
膜24上にはN-拡散層12を覆う様に導体膜25が形成されて
いる。また、導体膜25は絶縁膜26に覆われており、N+拡
散層23に達するコンタクト孔27が絶縁膜24、26に開孔さ
れている。
N+拡散層23には、コンタクト孔27を介して配線（図示
せず）が接続される。従って、N-拡散層12が抵抗部にな
っており、N+拡散層23がコンタクト部になっている。
せず）が接続される。従って、N-拡散層12が抵抗部にな
っており、N+拡散層23がコンタクト部になっている。
Ｐ型のSi基板11は既述の様に基板バイアスが印加され
ており、Ｐウェル22は導体膜25と共に接地されている。
Ｎウェル21は、互いに電位が異なるＰ型のSi基板11とＰ
ウェル22とを電気的に分離するためのものであるが、浮
遊状態を回避するためにVccに電位固定されている。
ており、Ｐウェル22は導体膜25と共に接地されている。
Ｎウェル21は、互いに電位が異なるＰ型のSi基板11とＰ
ウェル22とを電気的に分離するためのものであるが、浮
遊状態を回避するためにVccに電位固定されている。
以上の様な本実施例では、N-拡散層12が抵抗部になっ
ているので、この抵抗部の抵抗率が高い。
ているので、この抵抗部の抵抗率が高い。
しかも、N-拡散層12は接地されたＰウェル22中にあり
且つ接地された導体膜25に覆われているので、電源電圧
の変動等があっても、N-拡散層12とＰウェル22との接合
部における空乏層の幅等が変動しにくい。従って、N-拡
散層12の抵抗値は安定である。
且つ接地された導体膜25に覆われているので、電源電圧
の変動等があっても、N-拡散層12とＰウェル22との接合
部における空乏層の幅等が変動しにくい。従って、N-拡
散層12の抵抗値は安定である。
第２図は、抵抗部であるN-拡散層12の第１の製造方法
を示している。この方法では、第2A図に示す様に、抵抗
素子を形成すべき領域のSiO2膜13上にレジスト膜31をパ
ターニングした状態で、第5A図に示した工程と同様に不
純物15をイオン注入する。
を示している。この方法では、第2A図に示す様に、抵抗
素子を形成すべき領域のSiO2膜13上にレジスト膜31をパ
ターニングした状態で、第5A図に示した工程と同様に不
純物15をイオン注入する。
従って、抵抗素子を形成すべき領域のSi基板11中に
は、不純物15がイオン注入されない。レジスト膜31は、
不純物15のイオン注入後に剥離する。
は、不純物15がイオン注入されない。レジスト膜31は、
不純物15のイオン注入後に剥離する。
次に、第2B図に示す様に、ゲート電極であるタングス
テンポリサイド膜14の側壁をSiO2膜17で形成する。この
時、第５図の場合と同様に、Si基板11の表面が削られ
る。
テンポリサイド膜14の側壁をSiO2膜17で形成する。この
時、第５図の場合と同様に、Si基板11の表面が削られ
る。
その後、Si基板11等の表面を酸化して、SiO2膜32を全
面に形成する。このSiO2膜32は、以後のイオン注入時に
ゲート電極であるタングステンポリサイド膜14を突き抜
けるチャネリングが発生したり、N-拡散層16とＰ型のSi
基板11との接合がチャネリングで深くなってパンチスル
ーが発生したりするのを防止するためである。
面に形成する。このSiO2膜32は、以後のイオン注入時に
ゲート電極であるタングステンポリサイド膜14を突き抜
けるチャネリングが発生したり、N-拡散層16とＰ型のSi
基板11との接合がチャネリングで深くなってパンチスル
ーが発生したりするのを防止するためである。
そして、この状態で不純物15の２回目のイオン注入を
行う。この２回目のイオン注入は、SiO2膜17のエッチバ
ック特にSi基板11が削られた部分のN-拡散層16を補償す
るためである。
行う。この２回目のイオン注入は、SiO2膜17のエッチバ
ック特にSi基板11が削られた部分のN-拡散層16を補償す
るためである。
２回目のイオン注入時にはレジスト膜31が既に剥離さ
れているので、抵抗素子を形成すべき領域にN-拡散層12
が形成される。
れているので、抵抗素子を形成すべき領域にN-拡散層12
が形成される。
次に、第2C図に示す様に、抵抗素子を形成すべき領域
のSiO2膜32上に再びレジスト膜33をパターニングした状
態で、不純物34をSi基板11に高濃度にイオン注入する。
のSiO2膜32上に再びレジスト膜33をパターニングした状
態で、不純物34をSi基板11に高濃度にイオン注入する。
この結果、第2D図に示す様に、N+拡散層35が形成され
る。レジスト膜33は、不純物34のイオン注入後に剥離す
る。その後、窒素雰囲気中のアニールによって、N-拡散
層12、16及びN+拡散層35等を活性化する。
る。レジスト膜33は、不純物34のイオン注入後に剥離す
る。その後、窒素雰囲気中のアニールによって、N-拡散
層12、16及びN+拡散層35等を活性化する。
以上の様な第１の製造方法によれば、SiO2膜17のエッ
チバック後にN-拡散層12を形成しているので、エッチバ
ック時のSi基板11の削れ量にばらつきがあっても、N-拡
散層12の深さは一定である。従って、このN-拡散層12の
抵抗値にはばらつきがない。
チバック後にN-拡散層12を形成しているので、エッチバ
ック時のSi基板11の削れ量にばらつきがあっても、N-拡
散層12の深さは一定である。従って、このN-拡散層12の
抵抗値にはばらつきがない。
第３図は、抵抗部であるN-拡散層12の第２の製造方法
を示している。この方法でも、第3A図に示す様に不純物
15をイオン注入し、第3B図に示す様に側壁形成用のSiO2
膜17をCVDで堆積させるまでは、第５図の場合と同様に
行う。
を示している。この方法でも、第3A図に示す様に不純物
15をイオン注入し、第3B図に示す様に側壁形成用のSiO2
膜17をCVDで堆積させるまでは、第５図の場合と同様に
行う。
しかし、この第２の方法では、抵抗素子を形成すべき
領域のSiO2膜17上にレジスト膜36をパターニングし、こ
の状態でSiO2膜17をエッチバックする。
領域のSiO2膜17上にレジスト膜36をパターニングし、こ
の状態でSiO2膜17をエッチバックする。
すると、第3C図に示す様に、ゲート電極であるタング
ステンポリサイド膜14にはSiO2膜17の側壁が形成される
が、抵抗素子を形成すべき領域のSiO2膜17はそのまま残
される。レジスト膜36は、SiO2膜17のエッチバック後に
剥離する。
ステンポリサイド膜14にはSiO2膜17の側壁が形成される
が、抵抗素子を形成すべき領域のSiO2膜17はそのまま残
される。レジスト膜36は、SiO2膜17のエッチバック後に
剥離する。
その後、Si基板11の表面等にSiO2膜32を形成し、不純
物34をSi基板11に高濃度にイオン注入する。但し、N-拡
散層12上にはSiO2膜17が残されているので、この部分の
Si基板11には不純物34が注入されない。
物34をSi基板11に高濃度にイオン注入する。但し、N-拡
散層12上にはSiO2膜17が残されているので、この部分の
Si基板11には不純物34が注入されない。
この結果、第3D図に示す様に、N+拡散層35が形成され
る。その後、窒素雰囲気中のアニールによって、N-拡散
層12、16及びN+拡散層35等を活性化する。
る。その後、窒素雰囲気中のアニールによって、N-拡散
層12、16及びN+拡散層35等を活性化する。
以上の様な第２の製造方法によれば、N-拡散層12上の
SiO2膜17はエッチバックしないので、N-拡散層12が形成
されている部分のSi基板11の表面も削られない。
SiO2膜17はエッチバックしないので、N-拡散層12が形成
されている部分のSi基板11の表面も削られない。
従って、SiO2膜17のエッチバック時のSi基板11の削れ
量にばらつきがあっても、N-拡散層12の深さは一定であ
り、このN-拡散層12の抵抗値にはばらつきがない。
量にばらつきがあっても、N-拡散層12の深さは一定であ
り、このN-拡散層12の抵抗値にはばらつきがない。
本発明による抵抗素子では、抵抗部の抵抗率が高いの
で微細化が可能であり、しかも抵抗部は外部の電位変動
の影響を受けにくいので抵抗値が安定である。
で微細化が可能であり、しかも抵抗部は外部の電位変動
の影響を受けにくいので抵抗値が安定である。
第１図は本発明の一実施例の側断面図、第２図及び第３
図は抵抗部の夫々第１及び第２の製造方法を順次に示す
側断面図である。 第４図は本発明の一従来例の側断面図、第５図は一従来
例の製造方法を順次に示す側断面図である。 なお図面に用いられた符号において、 12……N-拡散層 22……Ｐウェル 23……N+拡散層 24……絶縁膜 25……導体膜 である。
図は抵抗部の夫々第１及び第２の製造方法を順次に示す
側断面図である。 第４図は本発明の一従来例の側断面図、第５図は一従来
例の製造方法を順次に示す側断面図である。 なお図面に用いられた符号において、 12……N-拡散層 22……Ｐウェル 23……N+拡散層 24……絶縁膜 25……導体膜 である。
Claims (1)
- 【請求項１】第１導電型半導体基板に形成されている第
１の第２導電型領域が電位固定されており、 前記第１の第２導電型領域内に形成されている第１導電
型領域が電位固定されており、 前記第１導電型領域内に、不純物濃度が相対的に低い第
２の第２導電型領域から成る抵抗部と、不純物濃度が相
対的に高い第３の第２導電型領域から成るコンタクト部
とが形成されており、 電位固定された導体膜が絶縁膜を介して前記抵抗部を覆
っている抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271532A JP3038870B2 (ja) | 1990-10-09 | 1990-10-09 | 抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271532A JP3038870B2 (ja) | 1990-10-09 | 1990-10-09 | 抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04146665A JPH04146665A (ja) | 1992-05-20 |
| JP3038870B2 true JP3038870B2 (ja) | 2000-05-08 |
Family
ID=17501378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2271532A Expired - Fee Related JP3038870B2 (ja) | 1990-10-09 | 1990-10-09 | 抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038870B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5883566A (en) * | 1997-02-24 | 1999-03-16 | International Business Machines Corporation | Noise-isolated buried resistor |
| JP3886590B2 (ja) * | 1997-03-12 | 2007-02-28 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| US5854504A (en) * | 1997-04-01 | 1998-12-29 | Maxim Integrated Products, Inc. | Process tolerant NMOS transistor for electrostatic discharge protection |
| JP3278765B2 (ja) | 1997-11-17 | 2002-04-30 | 日本電気株式会社 | 負電圧生成回路 |
| JP4599660B2 (ja) * | 2000-05-24 | 2010-12-15 | ソニー株式会社 | 半導体抵抗素子を有する半導体装置とその製造方法 |
-
1990
- 1990-10-09 JP JP2271532A patent/JP3038870B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04146665A (ja) | 1992-05-20 |
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