JP2718955B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JP2718955B2 JP2718955B2 JP63230706A JP23070688A JP2718955B2 JP 2718955 B2 JP2718955 B2 JP 2718955B2 JP 63230706 A JP63230706 A JP 63230706A JP 23070688 A JP23070688 A JP 23070688A JP 2718955 B2 JP2718955 B2 JP 2718955B2
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon layer
- layer
- resistance
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［概要］ 半導体記憶装置およびその製造方法に係り、特に負荷
として抵抗層を用いるSRAMおよびその製造方法に関し、 周囲の導電層の電位による抵抗変調に対して負荷とし
ての抵抗層の抵抗値を安定させ、かつソフトエラーに対
する耐性を高めることにより、素子の信頼性を高めるこ
とができる半導体記憶装置およびその製造方法を提供す
ることを目的とし、 負荷として抵抗層を用いるフリップフロップ型のメモ
リセルを有する半導体記憶装置において、前記抵抗層の
上下両面を絶縁膜を介して覆う同一電位のシールド用導
電層を設けているように構成する。
として抵抗層を用いるSRAMおよびその製造方法に関し、 周囲の導電層の電位による抵抗変調に対して負荷とし
ての抵抗層の抵抗値を安定させ、かつソフトエラーに対
する耐性を高めることにより、素子の信頼性を高めるこ
とができる半導体記憶装置およびその製造方法を提供す
ることを目的とし、 負荷として抵抗層を用いるフリップフロップ型のメモ
リセルを有する半導体記憶装置において、前記抵抗層の
上下両面を絶縁膜を介して覆う同一電位のシールド用導
電層を設けているように構成する。
［産業上の利用分野］ 本発明は半導体記憶装置およびその製造方法に係り、
特に負荷として抵抗層を用いるMOS形のSRAMおよびその
製造方法に関する。
特に負荷として抵抗層を用いるMOS形のSRAMおよびその
製造方法に関する。
［従来の技術］ 一般に、負荷素子としてポリシリコン抵抗層を用いた
MOS形のSRAMセルは、第３図に示されるように、１対の
抵抗負荷R1,R2,1対のドライバトランジスタT1,T2、およ
び１対のトランスファトランジスタT3,T4によって構成
されている。
MOS形のSRAMセルは、第３図に示されるように、１対の
抵抗負荷R1,R2,1対のドライバトランジスタT1,T2、およ
び１対のトランスファトランジスタT3,T4によって構成
されている。
すなわち電源電圧VCCと接地電圧VSSとの間に抵抗負荷
R1およびドライバトランジスタT1と抵抗負荷R2およびド
ライバトランジスタT2とが並列に設けられている。そし
て抵抗負荷R1とドライバトランジスタT1のドレインとが
接続している情報記憶ノードＡおよび抵抗負荷R2とドラ
イバトランジスタT2のドレインとが接続している情報記
憶ノードＢはそれぞれドライバトランジスタT2,T1のゲ
ートに接続されている。
R1およびドライバトランジスタT1と抵抗負荷R2およびド
ライバトランジスタT2とが並列に設けられている。そし
て抵抗負荷R1とドライバトランジスタT1のドレインとが
接続している情報記憶ノードＡおよび抵抗負荷R2とドラ
イバトランジスタT2のドレインとが接続している情報記
憶ノードＢはそれぞれドライバトランジスタT2,T1のゲ
ートに接続されている。
また、トランスファトランジスタT3,T4のソースはそ
れぞれビット線BL,▲▼に接続され、ゲートはそれ
ぞれワード線WLに接続され、さらにドレインはそれぞれ
情報記憶ノードA,Bに接続されている。
れぞれビット線BL,▲▼に接続され、ゲートはそれ
ぞれワード線WLに接続され、さらにドレインはそれぞれ
情報記憶ノードA,Bに接続されている。
このようにSRAMセルはフリップフロップで構成されて
いるため、ドライバトランジスタT1,T2のいずれか一方
は常にオン状態となり、抵抗負荷R1,R2のいずれかを介
して電源電圧VCCから接地電圧VSSに定常的に電流が流れ
る。
いるため、ドライバトランジスタT1,T2のいずれか一方
は常にオン状態となり、抵抗負荷R1,R2のいずれかを介
して電源電圧VCCから接地電圧VSSに定常的に電流が流れ
る。
そして情報記憶ノードA,Bにはそれぞれ寄生容量Ｃが
存在しており、この寄生容量Ｃを抵抗負荷R1,R2を介し
て充電し続けることによって、情報の記憶が保持され
る。
存在しており、この寄生容量Ｃを抵抗負荷R1,R2を介し
て充電し続けることによって、情報の記憶が保持され
る。
従来の抵抗負荷形のSRAMセルの断面図を、第４図に示
す。
す。
半導体基板52上に形成されたフィールド酸化膜54によ
って分離されている素子領域には、トランスファトラン
ジスタT1のソース、ドレイン領域としてのn+型不純物領
域56,58および接地電圧VSSに接続するn+型不純物領域60
が形成されている。
って分離されている素子領域には、トランスファトラン
ジスタT1のソース、ドレイン領域としてのn+型不純物領
域56,58および接地電圧VSSに接続するn+型不純物領域60
が形成されている。
そしてトランスファトランジスタT3のソース、ドレイ
ン領域としてのn+型不純物領域56,58に挟まれた半導体
基板52上には、ゲート酸化膜62を介して、トランスファ
トランジスタT1のゲートとしてのポリシリコン層64が形
成されている。また、このポリシリコン層64はワード線
WLに接続している 同様にして、素子領域の半導体基板52上には、ゲート
酸化膜62を介して、ドライバトランジスタT2のゲートと
してのポリシリコン層66が形成されている。そしてこの
ポリシリコン層66は、トランスファトランジスタT3のド
レイン領域としてのn+型不純物領域58に接続している。
ン領域としてのn+型不純物領域56,58に挟まれた半導体
基板52上には、ゲート酸化膜62を介して、トランスファ
トランジスタT1のゲートとしてのポリシリコン層64が形
成されている。また、このポリシリコン層64はワード線
WLに接続している 同様にして、素子領域の半導体基板52上には、ゲート
酸化膜62を介して、ドライバトランジスタT2のゲートと
してのポリシリコン層66が形成されている。そしてこの
ポリシリコン層66は、トランスファトランジスタT3のド
レイン領域としてのn+型不純物領域58に接続している。
また、ポリシリコン層66上にシリコン酸化膜68を介し
て、抵抗負荷R1としてのノンドープのポリシリコン層70
が形成されている。このポリシリコン層70は、一方にお
いてポリシリコン層66に接続される。そして他方におい
て、n+型不純物領域60上方のポリシリコン層70の一部に
不純物を導入して低抵抗化し、電源電圧VCCに接続して
いる電源給電層としてのポリシリコン層72を形成してい
る。
て、抵抗負荷R1としてのノンドープのポリシリコン層70
が形成されている。このポリシリコン層70は、一方にお
いてポリシリコン層66に接続される。そして他方におい
て、n+型不純物領域60上方のポリシリコン層70の一部に
不純物を導入して低抵抗化し、電源電圧VCCに接続して
いる電源給電層としてのポリシリコン層72を形成してい
る。
さらに、全面に層間絶縁膜としてのPSG膜74が形成さ
れ、このPSG膜74に開口されたコンタクトホールを介し
て、トランスファトランジスタT3のソース領域としての
n+型不純物領域56に接続するアルミニウム（Al）配線層
76が形成されている。そしてこのAl配線層76は、ビット
線BLに接続している。
れ、このPSG膜74に開口されたコンタクトホールを介し
て、トランスファトランジスタT3のソース領域としての
n+型不純物領域56に接続するアルミニウム（Al）配線層
76が形成されている。そしてこのAl配線層76は、ビット
線BLに接続している。
このような従来のSRAMセルにおいて、抵抗負荷R1,R2
のいずれかを介して電源電圧VCCから接地電圧VSSに定常
的に電流が流れるため、この抵抗負荷R1,R2の値が低い
と素子の消費電力は大きくなる。従って抵抗負荷R1,R2
の値を高くすることが要求される。
のいずれかを介して電源電圧VCCから接地電圧VSSに定常
的に電流が流れるため、この抵抗負荷R1,R2の値が低い
と素子の消費電力は大きくなる。従って抵抗負荷R1,R2
の値を高くすることが要求される。
こうした要求を満たすために、第５図に示されるよう
に、抵抗負荷R1としてのノンドープのポリシリコン層78
と電源電圧VCCに接続している電源給電層としてのポリ
シリコン層80とを別個に設けることにより、抵抗負荷R1
としてのポリシリコン層78の膜厚を薄くし、その抵抗値
を高くすることができる。
に、抵抗負荷R1としてのノンドープのポリシリコン層78
と電源電圧VCCに接続している電源給電層としてのポリ
シリコン層80とを別個に設けることにより、抵抗負荷R1
としてのポリシリコン層78の膜厚を薄くし、その抵抗値
を高くすることができる。
すなわちポリシリコン層66上にシリコン酸化膜68が形
成され、接地電圧VSSに接続するn+型不純物領域60上方
にシリコン酸化膜68を介して電源電圧VCCに接続する電
源給電層としてのポリシリコン層80が形成されている。
このポリシリコン層80上およびシリコン酸化膜68上に
は、シリコン酸化膜82が形成されている。
成され、接地電圧VSSに接続するn+型不純物領域60上方
にシリコン酸化膜68を介して電源電圧VCCに接続する電
源給電層としてのポリシリコン層80が形成されている。
このポリシリコン層80上およびシリコン酸化膜68上に
は、シリコン酸化膜82が形成されている。
そしてポリシリコン層66上にシリコン酸化膜68および
シリコン酸化膜82を介して、またポリシリコン層80上に
シリコン酸化膜82を介して、抵抗負荷R1としてのノンド
ープのポリシリコン層78が形成されている。このポリシ
リコン層78は膜厚が薄く、高い抵抗値を有しており、ま
た一方においてポリシリコン層66に接続され、他方にお
いて電源給電層としてのポリシリコン層80に接続されて
いる。
シリコン酸化膜82を介して、またポリシリコン層80上に
シリコン酸化膜82を介して、抵抗負荷R1としてのノンド
ープのポリシリコン層78が形成されている。このポリシ
リコン層78は膜厚が薄く、高い抵抗値を有しており、ま
た一方においてポリシリコン層66に接続され、他方にお
いて電源給電層としてのポリシリコン層80に接続されて
いる。
このようにして、電源電圧VCCに接続している電源給
電層としてのポリシリコン層80と別個に設けた抵抗負荷
R1としてのポリシリコン層78の膜厚を薄くすることによ
り、その抵抗値を高くし、素子の消費電力を小さくして
いる。
電層としてのポリシリコン層80と別個に設けた抵抗負荷
R1としてのポリシリコン層78の膜厚を薄くすることによ
り、その抵抗値を高くし、素子の消費電力を小さくして
いる。
［発明が解決しようとする課題］ しかしながら、上記従来の半導体記憶装置は、第４図
に示されるように、抵抗負荷としての高抵抗のポリシリ
コン層70の下方にはシリコン酸化膜68を介して低抵抗の
ポリシリコン層66が存在し、ポリシリコン層70の上方に
は、PSG膜74を介して、Al配線層76が存在する構造とな
っている。
に示されるように、抵抗負荷としての高抵抗のポリシリ
コン層70の下方にはシリコン酸化膜68を介して低抵抗の
ポリシリコン層66が存在し、ポリシリコン層70の上方に
は、PSG膜74を介して、Al配線層76が存在する構造とな
っている。
また同様に、第５図に示されるように、抵抗負荷とし
ての高抵抗のポリシリコン層78の下方にはシリコン酸化
膜68およびシリコン酸化膜82を介して低抵抗のポリシリ
コン層66が、またシリコン酸化膜82を介して低抵抗のポ
リシリコン層80が存在し、ポリシリコン層78の上方には
PSG膜74を介して、Al配線層76が存在する構造となって
いる。
ての高抵抗のポリシリコン層78の下方にはシリコン酸化
膜68およびシリコン酸化膜82を介して低抵抗のポリシリ
コン層66が、またシリコン酸化膜82を介して低抵抗のポ
リシリコン層80が存在し、ポリシリコン層78の上方には
PSG膜74を介して、Al配線層76が存在する構造となって
いる。
こうした構造は、いわゆるMOS構造を形成し、上下方
の導電層であるAl配線層76および低抵抗のポリシリコン
層66,80の電位によって、これらに挟まれている高抵抗
のポリシリコン層70,78は抵抗変調を受け、安定しにく
いという問題がある。
の導電層であるAl配線層76および低抵抗のポリシリコン
層66,80の電位によって、これらに挟まれている高抵抗
のポリシリコン層70,78は抵抗変調を受け、安定しにく
いという問題がある。
また、上記従来の半導体記憶装置は、集積度の増大と
共に、セル面積が縮小し、情報記憶ノードに保持される
寄生容量が益々小さくなってきている。α線によるソフ
トエラーはα線によって誘起された電荷が情報記憶ノー
ドにおける電位を逆転することにより生じるため、情報
記憶ノードのもともとの電荷量が少ないほど、すなわち
容量が小さいほど、α線によるソフトエラーに弱いこと
になる。従って、集積度の増大に伴い、ソフトエラーに
弱くなるという問題がある。
共に、セル面積が縮小し、情報記憶ノードに保持される
寄生容量が益々小さくなってきている。α線によるソフ
トエラーはα線によって誘起された電荷が情報記憶ノー
ドにおける電位を逆転することにより生じるため、情報
記憶ノードのもともとの電荷量が少ないほど、すなわち
容量が小さいほど、α線によるソフトエラーに弱いこと
になる。従って、集積度の増大に伴い、ソフトエラーに
弱くなるという問題がある。
そこで本発明は、周囲の導電層の電位による抵抗変調
に対して負荷としての抵抗層の抵抗値を安定させ、かつ
ソフトエラーに対する耐性を高めることにより、素子の
信頼性を高めることができる半導体記憶装置およびその
製造方法を提供することを目的とするものである。
に対して負荷としての抵抗層の抵抗値を安定させ、かつ
ソフトエラーに対する耐性を高めることにより、素子の
信頼性を高めることができる半導体記憶装置およびその
製造方法を提供することを目的とするものである。
［課題を解決するための手段］ 負荷として抵抗層を用いるフリップフロップ型のメモ
リセルを有する半導体記憶装置において、前記抵抗層の
上下両面を絶縁膜を介して覆う同一電位のシールド用導
電層を設けていることを特徴とする半導体記憶装置によ
って達成される。
リセルを有する半導体記憶装置において、前記抵抗層の
上下両面を絶縁膜を介して覆う同一電位のシールド用導
電層を設けていることを特徴とする半導体記憶装置によ
って達成される。
また上記の半導体記憶装置において、前記抵抗層の上
下両面を絶縁膜を介して覆う前記シールド用導電層は、
同一導電層であることを特徴とする半導体記憶装置によ
っても達成される。
下両面を絶縁膜を介して覆う前記シールド用導電層は、
同一導電層であることを特徴とする半導体記憶装置によ
っても達成される。
また、負荷として抵抗層を用いるフリップフロップ型
のメモリセルを有する半導体記憶装置の製造方法におい
て、前記抵抗層下に形成されている物質膜を除去して前
記抵抗層下面を露出する工程と、前記抵抗層の上面およ
び下面に絶縁膜を介して導電層を形成する工程とを有す
ることを特徴とする半導体記憶装置の製造方法によって
達成される。
のメモリセルを有する半導体記憶装置の製造方法におい
て、前記抵抗層下に形成されている物質膜を除去して前
記抵抗層下面を露出する工程と、前記抵抗層の上面およ
び下面に絶縁膜を介して導電層を形成する工程とを有す
ることを特徴とする半導体記憶装置の製造方法によって
達成される。
［作 用］ すなわち本発明は、負荷を形成する抵抗層の上下両面
を絶縁膜を介して同一電位のシールド用導電層によって
覆うことにより、高抵抗層がその上下方の導電層の電位
による抵抗変調を受けることを防ぐとともに、高抵抗層
と情報記憶ノードのコンタクト部近傍において抵抗層と
それを覆う導電層との間に大きな容量が形成されること
により、情報記憶ノードの容量を増加させる。
を絶縁膜を介して同一電位のシールド用導電層によって
覆うことにより、高抵抗層がその上下方の導電層の電位
による抵抗変調を受けることを防ぐとともに、高抵抗層
と情報記憶ノードのコンタクト部近傍において抵抗層と
それを覆う導電層との間に大きな容量が形成されること
により、情報記憶ノードの容量を増加させる。
［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説
明する。
明する。
第１図（ａ）は本発明の一実施例による半導体記憶装
置の平面を示す平面図、第１図（ｂ）はそのＸ−Ｘ線断
面を示す断面図である。
置の平面を示す平面図、第１図（ｂ）はそのＸ−Ｘ線断
面を示す断面図である。
半導体基板２上にフィールド酸化膜４が形成され、素
子領域を分離している。この素子領域の半導体基板２表
面には、トランスファトランジスタT1のソース、ドレイ
ン領域としてのn+型不純物領域6,8および接地電圧VSSに
接続するn+型不純物領域10が形成されている。
子領域を分離している。この素子領域の半導体基板２表
面には、トランスファトランジスタT1のソース、ドレイ
ン領域としてのn+型不純物領域6,8および接地電圧VSSに
接続するn+型不純物領域10が形成されている。
そしてトランスファトランジスタT3のソース、ドレイ
ン領域としてのn+型不純物領域6,8に挟まれた半導体基
板２上には、ゲート酸化膜12を介して、トランスファト
ランジスタT1のゲートとしてのポリシリコン層14が形成
されている。このポリシリコン層14はワード線WLに接続
している 同様にして、素子領域の半導体基板２上には、ゲート
酸化膜12を介して、ドライバトランジスタT2のゲートと
してのポリシリコン層16が形成されている。またこのポ
リシリコン層16は、トランスファトランジスタT3のドレ
イン領域としてのn+型不純物領域８に接続している。
ン領域としてのn+型不純物領域6,8に挟まれた半導体基
板２上には、ゲート酸化膜12を介して、トランスファト
ランジスタT1のゲートとしてのポリシリコン層14が形成
されている。このポリシリコン層14はワード線WLに接続
している 同様にして、素子領域の半導体基板２上には、ゲート
酸化膜12を介して、ドライバトランジスタT2のゲートと
してのポリシリコン層16が形成されている。またこのポ
リシリコン層16は、トランスファトランジスタT3のドレ
イン領域としてのn+型不純物領域８に接続している。
さらに、接地電圧VSSに接続するn+型不純物領域10上
方には、シリコン窒化膜18を介して、電源電圧VCCに接
続する電源給電層としてのポリシリコン層20が形成され
ている。
方には、シリコン窒化膜18を介して、電源電圧VCCに接
続する電源給電層としてのポリシリコン層20が形成され
ている。
また、ポリシリコン層16上にシリコン窒化膜18を介し
て、抵抗負荷R1としてのノンドープのポリシリコン層22
が形成されている。このポリシリコン層22は、一方にお
いてポリシリコン層16に接続され、他方において電源電
圧VCCに接続している電源給電層としてのポリシリコン
層20に接続されている。
て、抵抗負荷R1としてのノンドープのポリシリコン層22
が形成されている。このポリシリコン層22は、一方にお
いてポリシリコン層16に接続され、他方において電源電
圧VCCに接続している電源給電層としてのポリシリコン
層20に接続されている。
そしてこの抵抗負荷R1としてのポリシリコン層22は、
ポリシリコン層16およびポリシリコン層20とのコンタク
ト部を除き、その上面、下面および側面を、すなわち垂
直方向および水平方向の全周面を、シリコン酸化膜24を
介して、一定電圧に保たれている保護プレートとしての
ポリシリコン層26によって覆われている。
ポリシリコン層16およびポリシリコン層20とのコンタク
ト部を除き、その上面、下面および側面を、すなわち垂
直方向および水平方向の全周面を、シリコン酸化膜24を
介して、一定電圧に保たれている保護プレートとしての
ポリシリコン層26によって覆われている。
このとき、抵抗負荷R1としてのポリシリコン層22とポ
リシリコン層16とのコンタクト部近傍において、ノンド
ープのポリシリコン層22はポリシリコン層16からの不純
物の拡散により低抵抗化されており、このコンタクト部
の情報記憶ノードＡと同電位になっている。従って、コ
ンタクト部近傍におけるポリシリコン層22と保護プレー
トとしてのポリシリコン層26との間に容量が形成され、
しかも保護プレートとしてのポリシリコン層26がシリコ
ン酸化膜24を介して覆っているポリシリコン層22の周面
全体が容量表面積に寄与するため、その容量は非常に大
きなものとなる。
リシリコン層16とのコンタクト部近傍において、ノンド
ープのポリシリコン層22はポリシリコン層16からの不純
物の拡散により低抵抗化されており、このコンタクト部
の情報記憶ノードＡと同電位になっている。従って、コ
ンタクト部近傍におけるポリシリコン層22と保護プレー
トとしてのポリシリコン層26との間に容量が形成され、
しかも保護プレートとしてのポリシリコン層26がシリコ
ン酸化膜24を介して覆っているポリシリコン層22の周面
全体が容量表面積に寄与するため、その容量は非常に大
きなものとなる。
さらに、全面に層間絶縁膜としてのPSG膜28が形成さ
れ、このPSG膜28に開口されたコンタクトホールを介し
て、トランスファトランジスタT3のソース領域としての
n+型不純物領域６に接続するAl配線層30が形成されてい
る。そしてこのAl配線層30は、ビット線BLに接続してい
る。
れ、このPSG膜28に開口されたコンタクトホールを介し
て、トランスファトランジスタT3のソース領域としての
n+型不純物領域６に接続するAl配線層30が形成されてい
る。そしてこのAl配線層30は、ビット線BLに接続してい
る。
このように本実施例によれば、抵抗負荷R1としての高
抵抗のポリシリコン層22は、ポリシリコン層16,20との
コンタクト部を除き、その上面、下面および側面をすな
わち全周面を、シリコン酸化膜24を介して、一定電圧に
保たれている保護プレートとしてのポリシリコン層26に
よって覆われているため、高抵抗のポリシリコン層22の
上下方に存在する導電層としてのAl配線層30および低抵
抗のポリシリコン層16,20の電位によって抵抗変調を受
けることはない。
抵抗のポリシリコン層22は、ポリシリコン層16,20との
コンタクト部を除き、その上面、下面および側面をすな
わち全周面を、シリコン酸化膜24を介して、一定電圧に
保たれている保護プレートとしてのポリシリコン層26に
よって覆われているため、高抵抗のポリシリコン層22の
上下方に存在する導電層としてのAl配線層30および低抵
抗のポリシリコン層16,20の電位によって抵抗変調を受
けることはない。
また、抵抗負荷R1としてのノンドープのポリシリコン
層22とポリシリコン層16とのコンタクト部近傍におい
て、ポリシリコン層22とシリコン酸化膜24を介してそれ
を覆っている保護プレートとしてのポリシリコン層26と
の間に非常に大きな容量が形成されるために、情報記憶
ノードにおける容量は大きく増加する。その結果、ソフ
トエラーに対する耐性が高くなる。
層22とポリシリコン層16とのコンタクト部近傍におい
て、ポリシリコン層22とシリコン酸化膜24を介してそれ
を覆っている保護プレートとしてのポリシリコン層26と
の間に非常に大きな容量が形成されるために、情報記憶
ノードにおける容量は大きく増加する。その結果、ソフ
トエラーに対する耐性が高くなる。
次に、本発明の一実施例による半導体記憶装置の製造
方法を、第２図を用いて説明する。
方法を、第２図を用いて説明する。
半導体基板２上にフィールド酸化膜４を選択的に形成
し、素子領域を分離する。そしてこの素子領域の半導体
基板２表面に、熱酸化法を用いて膜厚200Åのゲート酸
化膜12を形成する。続いてフォトリソグラフィ技術を用
いて、所定の場所にコンタクトホール32を開口する（第
２図（ａ）参照）。
し、素子領域を分離する。そしてこの素子領域の半導体
基板２表面に、熱酸化法を用いて膜厚200Åのゲート酸
化膜12を形成する。続いてフォトリソグラフィ技術を用
いて、所定の場所にコンタクトホール32を開口する（第
２図（ａ）参照）。
次いで、CVD（化学的気相成長）法を用いて、膜厚400
0Åのポリシリコン層を成長させた後、POCl3を用いた熱
拡散により、リンＰを導入する。そしてRIE（反応性イ
オンエッチング）法を用い、CCI4/O2雰囲気中において
ポリシリコン層のパターニングを行ない、ポリシリコン
層14,16を形成する。
0Åのポリシリコン層を成長させた後、POCl3を用いた熱
拡散により、リンＰを導入する。そしてRIE（反応性イ
オンエッチング）法を用い、CCI4/O2雰囲気中において
ポリシリコン層のパターニングを行ない、ポリシリコン
層14,16を形成する。
さらにこれらのポリシリコン層14,16およびフィール
ド酸化膜４をマスクとして、加速電圧50keV、ドーズ量
４×1015cm-2の条件において、ヒ素イオンAs+のイオン
注入を行ない、半導体基板２表面にn+型不純物領域6,3
4,10を形成する。このとき、コンタクトホール32を通っ
て、ポリシリコン層16からもリンＰの不純物拡散が行な
われ、n+型不純物領域34に隣り合うn+型不純物領域36が
形成される（第２図（ｂ）参照）。
ド酸化膜４をマスクとして、加速電圧50keV、ドーズ量
４×1015cm-2の条件において、ヒ素イオンAs+のイオン
注入を行ない、半導体基板２表面にn+型不純物領域6,3
4,10を形成する。このとき、コンタクトホール32を通っ
て、ポリシリコン層16からもリンＰの不純物拡散が行な
われ、n+型不純物領域34に隣り合うn+型不純物領域36が
形成される（第２図（ｂ）参照）。
こうして、n+型不純物領域６をソース領域とし、n+型
不純物領域34,36をドレイン領域とし、ポリシリコン層1
4をゲートとするトランスファトランジスタT3が形成さ
れ、まずポリシリコン層16をゲートとするドライバトラ
ンジスタT2（このソース、ドレイン領域としてのn+型不
純物領域は、図面に対して垂直方向に形成されているた
め、図示されない）が形成される。そしてn+型不純物領
域10は、接地電圧VSSに接続する配線層を形成する。
不純物領域34,36をドレイン領域とし、ポリシリコン層1
4をゲートとするトランスファトランジスタT3が形成さ
れ、まずポリシリコン層16をゲートとするドライバトラ
ンジスタT2（このソース、ドレイン領域としてのn+型不
純物領域は、図面に対して垂直方向に形成されているた
め、図示されない）が形成される。そしてn+型不純物領
域10は、接地電圧VSSに接続する配線層を形成する。
半導体基板２表面に隣り合って形成されたn+型不純物
領域34,36は、一体のものとみなしてしてn+型不純物領
域８とする。そしてCVD法により、全面に膜厚1000Åの
シリコン窒化膜18を成長させる（第２図（ｃ）参照）。
領域34,36は、一体のものとみなしてしてn+型不純物領
域８とする。そしてCVD法により、全面に膜厚1000Åの
シリコン窒化膜18を成長させる（第２図（ｃ）参照）。
次いで、CVD法を用いて、膜厚4000Åのポリシリコン
層を成長させた後、加速電圧50keV、ドーズ量４×1015c
m-2の条件において、ヒ素イオンAs+のイオン注入を行な
い、低抵抗化を行なう。そしてRIE法により、CCI4/O2雰
囲気中においてポリシリコン層のパターニングを行な
い、ポリシリコン層20を形成する。このポリシリコン層
20は、電源電圧VCCに接続する電源給電層を形成する
（第２図（ｄ）参照）。
層を成長させた後、加速電圧50keV、ドーズ量４×1015c
m-2の条件において、ヒ素イオンAs+のイオン注入を行な
い、低抵抗化を行なう。そしてRIE法により、CCI4/O2雰
囲気中においてポリシリコン層のパターニングを行な
い、ポリシリコン層20を形成する。このポリシリコン層
20は、電源電圧VCCに接続する電源給電層を形成する
（第２図（ｄ）参照）。
次いで、CVD法により、膜厚1000Åのシリコン酸化膜3
8を成長させる。そしてRIE法により、CF4/H2雰囲気中に
おいてシリコン酸化膜38およびシリコン窒化膜18を選択
的にエッチング除去し、ポリシリコン層16,20上の所定
の場所にそれぞれコンタクトホール40,42を開口する
（第２図（ｅ）参照）。
8を成長させる。そしてRIE法により、CF4/H2雰囲気中に
おいてシリコン酸化膜38およびシリコン窒化膜18を選択
的にエッチング除去し、ポリシリコン層16,20上の所定
の場所にそれぞれコンタクトホール40,42を開口する
（第２図（ｅ）参照）。
次いで、CVD法により、シリコン酸化膜38上および露
出されたポリシリコン層16,20上に、膜厚1000Åのポリ
シリコン層を成長させる。そしてRIE法により、CCI4/C2
雰囲気中においてポリシリコン層のパターニングを行な
い、ポリシリコン層22を形成する（第２図（ｆ）参
照）。
出されたポリシリコン層16,20上に、膜厚1000Åのポリ
シリコン層を成長させる。そしてRIE法により、CCI4/C2
雰囲気中においてポリシリコン層のパターニングを行な
い、ポリシリコン層22を形成する（第２図（ｆ）参
照）。
このようにして、ポリシリコン層16とポリシリコン層
20とを接続するように設けられたポリシリコン層22は、
不純物を導入されていないノンドープであるために高抵
抗であり、トランスファトランジスタT3のドレイン領域
８およびドライバトランジスタT2のゲートと電源電圧V
CCとの間に設けられる抵抗負荷R1を形成する。
20とを接続するように設けられたポリシリコン層22は、
不純物を導入されていないノンドープであるために高抵
抗であり、トランスファトランジスタT3のドレイン領域
８およびドライバトランジスタT2のゲートと電源電圧V
CCとの間に設けられる抵抗負荷R1を形成する。
次いで、HF溶液に浸漬して、シリコン酸化膜38を完全
にエッチング除去する。これによって、ポリシリコン層
22下面も露出される。なおこのとき、シリコン窒化膜18
はエッチングされない（第２図（ｇ）参照）。
にエッチング除去する。これによって、ポリシリコン層
22下面も露出される。なおこのとき、シリコン窒化膜18
はエッチングされない（第２図（ｇ）参照）。
次いで、気圧1Torr程度の減圧状態における熱酸化に
より、ポリシリコン層20,22の露出している全表面に、
膜厚200Åのシリコン酸化膜24を形成する。続いて、こ
のシリコン酸化膜24上およびシリコン窒化膜18上に膜厚
1000Åのポリシリコン層を成長させた後、POCl3を用い
た熱拡散により、リンＰを導入する。そしてRIE法によ
り、CCI4/O2雰囲気中においてポリシリコン層のパター
ニングを行なって、ポリシリコン層26を形成する（第２
図（ｈ）参照）。
より、ポリシリコン層20,22の露出している全表面に、
膜厚200Åのシリコン酸化膜24を形成する。続いて、こ
のシリコン酸化膜24上およびシリコン窒化膜18上に膜厚
1000Åのポリシリコン層を成長させた後、POCl3を用い
た熱拡散により、リンＰを導入する。そしてRIE法によ
り、CCI4/O2雰囲気中においてポリシリコン層のパター
ニングを行なって、ポリシリコン層26を形成する（第２
図（ｈ）参照）。
こうして、ポリシリコン層26は、抵抗負荷R1としての
ポリシリコン層22の、ポリシリコン16およびポリシリコ
ン層20とのコンタクト部を除く、その上面、下面および
側面を、すなわち垂直方向および水平方向の全周面をシ
リコン酸化膜24を介して覆っている保護プレートを形成
する。そしてこの保護プレートとしてのポリシリコン層
26は、一定電圧に保たれている。
ポリシリコン層22の、ポリシリコン16およびポリシリコ
ン層20とのコンタクト部を除く、その上面、下面および
側面を、すなわち垂直方向および水平方向の全周面をシ
リコン酸化膜24を介して覆っている保護プレートを形成
する。そしてこの保護プレートとしてのポリシリコン層
26は、一定電圧に保たれている。
このとき、抵抗負荷R1としてのポリシリコン層22とポ
リシリコン層16とのコンタクト部近傍において、ノンド
ーブのポリシリコン層22にはポリシリコン層16から不純
物が拡散されて低抵抗化され、このコンタクト部の情報
記憶ノードＡと同電位になっている。従って、コンタク
ト部近傍におけるポリシリコン層22と保護プレートとし
てのポリシリコン層26との間に容量が形成される。しか
もその容量は、保護プレートとしてのポリシリコン層26
がシリコン酸化膜24を介して覆っているポリシリコン層
22の周面全体が容量表面積に寄与するため、非常に大き
なものとなる。
リシリコン層16とのコンタクト部近傍において、ノンド
ーブのポリシリコン層22にはポリシリコン層16から不純
物が拡散されて低抵抗化され、このコンタクト部の情報
記憶ノードＡと同電位になっている。従って、コンタク
ト部近傍におけるポリシリコン層22と保護プレートとし
てのポリシリコン層26との間に容量が形成される。しか
もその容量は、保護プレートとしてのポリシリコン層26
がシリコン酸化膜24を介して覆っているポリシリコン層
22の周面全体が容量表面積に寄与するため、非常に大き
なものとなる。
次いで、CVD法により、全面に膜厚0.5μｍのPSG膜28
を層間絶縁層として成長させる。そしてトランスファト
ランジスタT3のソース領域としてのn+型不純物領域６上
にコンタクトホールを開口する。そしてこのコンタクト
ホールを介してn+型不純物領域６と接続するAl配線層30
を形成する（第２図（ｉ）参照）。
を層間絶縁層として成長させる。そしてトランスファト
ランジスタT3のソース領域としてのn+型不純物領域６上
にコンタクトホールを開口する。そしてこのコンタクト
ホールを介してn+型不純物領域６と接続するAl配線層30
を形成する（第２図（ｉ）参照）。
なお、上記製造方法においては、減圧熱酸化により、
ポリシリコン層20,22の露出している全表面に、膜厚200
Åのシリコン酸化膜24を形成しているが、CVD法によ
り、膜厚300Åのシリコン窒化膜を成長させてもよい。
ポリシリコン層20,22の露出している全表面に、膜厚200
Åのシリコン酸化膜24を形成しているが、CVD法によ
り、膜厚300Åのシリコン窒化膜を成長させてもよい。
［発明の効果］ 以上のように本発明によれば、負荷としての抵抗層
が、その全周面を絶縁膜を介して一定電圧に保たれてい
る保護プレートとしての導電層によって覆われているた
め、抵抗層の上下方に存在する導電層の電位によって抵
抗変調を受けることはない。
が、その全周面を絶縁膜を介して一定電圧に保たれてい
る保護プレートとしての導電層によって覆われているた
め、抵抗層の上下方に存在する導電層の電位によって抵
抗変調を受けることはない。
また、情報記憶ノードにおいて、抵抗層と絶縁膜を介
してそれを覆っている保護プレートとしての導電層との
間に非常に大きな容量が形成されるため、情報記憶ノー
ドにおける容量は大きく増加し、ソフトエラーに対する
耐性が高くなる。
してそれを覆っている保護プレートとしての導電層との
間に非常に大きな容量が形成されるため、情報記憶ノー
ドにおける容量は大きく増加し、ソフトエラーに対する
耐性が高くなる。
これによって、半導体記憶装置の信頼性を高めること
ができる。
ができる。
第１図（ａ）は本発明の一実施例による半導体記憶装置
を示す平面図、第１図（ｂ）は第１図（ａ）の断面図、 第２図は一実施例による半導体記憶装置の製造方法を示
す工程図、 第３図は半導体記憶装置を示す回路図、 第４図および第５図はそれぞれ従来の半導体記憶装置を
示す断面図である。 図において、 2,52……半導体基板、 4,54……フィールド酸化膜、 6,8,10,34,36,56,58,60……n+型不純物領域、 12,62……ゲート酸化膜、 14,16,20,22,26,64,66,70,72,78,80……ポリシリコン
層、 18……シリコン窒化膜、 24,38,68,82……シリコン酸化膜、 28,74……PSG膜、 30,76……Al配線層、 32,40,42……コンタクトホール。
を示す平面図、第１図（ｂ）は第１図（ａ）の断面図、 第２図は一実施例による半導体記憶装置の製造方法を示
す工程図、 第３図は半導体記憶装置を示す回路図、 第４図および第５図はそれぞれ従来の半導体記憶装置を
示す断面図である。 図において、 2,52……半導体基板、 4,54……フィールド酸化膜、 6,8,10,34,36,56,58,60……n+型不純物領域、 12,62……ゲート酸化膜、 14,16,20,22,26,64,66,70,72,78,80……ポリシリコン
層、 18……シリコン窒化膜、 24,38,68,82……シリコン酸化膜、 28,74……PSG膜、 30,76……Al配線層、 32,40,42……コンタクトホール。
Claims (3)
- 【請求項１】負荷として抵抗層を用いるフリップフロッ
プ型のメモリセルを有する半導体記憶装置において、 前記抵抗層の上下両面を絶縁膜を介して覆う同一電位の
シールド用導電層を設けている ことを特徴とする半導体記憶装置。 - 【請求項２】請求項１記載の半導体記憶装置において、 前記抵抗層の上下両面を絶縁膜を介して覆う前記シール
ド用導電層は、同一導電層である ことを特徴とする半導体記憶装置。 - 【請求項３】負荷として抵抗層を用いるフリップフロッ
プ型のメモリセルを有する半導体記憶装置の製造方法に
おいて、 前記抵抗層下に形成されている物質膜を除去して前記抵
抗層下面を露出する工程と、 前記抵抗層の上面および下面に絶縁膜を介して導電層を
形成する工程と を有することを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230706A JP2718955B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230706A JP2718955B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279468A JPH0279468A (ja) | 1990-03-20 |
| JP2718955B2 true JP2718955B2 (ja) | 1998-02-25 |
Family
ID=16912036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63230706A Expired - Fee Related JP2718955B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718955B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266513A (en) * | 1990-10-24 | 1993-11-30 | Micron Technology, Inc. | Method of making stacked W-cell capacitor |
| US5196364A (en) * | 1990-10-24 | 1993-03-23 | Micron Technology, Inc. | Method of making a stacked capacitor dram cell |
| JP2658913B2 (ja) * | 1994-10-28 | 1997-09-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169472A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01114072A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | 半導体記憶装置 |
| JPH01166553A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-09-14 JP JP63230706A patent/JP2718955B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0279468A (ja) | 1990-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5780888A (en) | Semiconductor device with storage node | |
| US4992389A (en) | Making a self aligned semiconductor device | |
| US4755864A (en) | Semiconductor read only memory device with selectively present mask layer | |
| EP0952614B1 (en) | Field effect device with polycrystaline silicon channel | |
| US4609835A (en) | Semiconductor integrated circuit | |
| JPS6146980B2 (ja) | ||
| EP0124115B1 (en) | Semiconducter rom device and method for manufacturing the same | |
| US4433471A (en) | Method for the formation of high density memory cells using ion implantation techniques | |
| US6812534B2 (en) | Static semiconductor memory device | |
| US4780751A (en) | Semiconductor integrated circuit device | |
| KR900000635B1 (ko) | 반도체 기억장치 | |
| JPH0466106B2 (ja) | ||
| JPH0419711B2 (ja) | ||
| JP3074758B2 (ja) | スタティック半導体記憶装置及びその製造方法 | |
| JPS62174968A (ja) | 半導体装置 | |
| JP2718955B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2690242B2 (ja) | 半導体固定記憶装置 | |
| US5227319A (en) | Method of manufacturing a semiconductor device | |
| JP3436462B2 (ja) | 半導体装置 | |
| US5027175A (en) | Integrated circuit semiconductor device having improved wiring structure | |
| JP2550119B2 (ja) | 半導体記憶装置 | |
| US5847434A (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| JP2877069B2 (ja) | スタティック型半導体メモリ装置 | |
| JP3059607B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2515033B2 (ja) | 半導体スタティックメモリ装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |