JP2690242B2 - 半導体固定記憶装置 - Google Patents
半導体固定記憶装置Info
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- JP2690242B2 JP2690242B2 JP4184826A JP18482692A JP2690242B2 JP 2690242 B2 JP2690242 B2 JP 2690242B2 JP 4184826 A JP4184826 A JP 4184826A JP 18482692 A JP18482692 A JP 18482692A JP 2690242 B2 JP2690242 B2 JP 2690242B2
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- JP
- Japan
- Prior art keywords
- opening
- memory device
- semiconductor substrate
- semiconductor fixed
- bit line
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- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＲＯＭ（読み出し専用メ
モリ）に関し、特に、ワード線の信号によってビット線
を駆動するトランジスタからなる複数のメモリセルから
構成されている半導体固定記憶装置に関する。
モリ）に関し、特に、ワード線の信号によってビット線
を駆動するトランジスタからなる複数のメモリセルから
構成されている半導体固定記憶装置に関する。
【０００２】
【従来の技術】一般に、半導体固定記憶装置は図２と図
３に示すように、例えばｐ型半導体基板１と、ｐ型半導
体基板１に形成されたドレイン領域とソース領域となる
ｎ＋拡散層２，７と、ゲート絶縁膜となるｐ型半導体基
板１の表面の薄い絶縁膜１４と、この上に形成されたポ
リシリコンのゲート電極６と、ｐ型半導体基板１の表面
に形成された分離用絶縁層８とからなるＭＯＳトランジ
スタで構成されるメモリセル１２が用いられている。な
お、４はドレイン電極、５はソース電極、６はゲート電
極、１６，１７は開口である。
３に示すように、例えばｐ型半導体基板１と、ｐ型半導
体基板１に形成されたドレイン領域とソース領域となる
ｎ＋拡散層２，７と、ゲート絶縁膜となるｐ型半導体基
板１の表面の薄い絶縁膜１４と、この上に形成されたポ
リシリコンのゲート電極６と、ｐ型半導体基板１の表面
に形成された分離用絶縁層８とからなるＭＯＳトランジ
スタで構成されるメモリセル１２が用いられている。な
お、４はドレイン電極、５はソース電極、６はゲート電
極、１６，１７は開口である。
【０００３】このような１つのＭＯＳトランジスタから
なるメモリセル１２は、図４に示すようにマトリックス
状に配列され、ドレイン電極４を対応する１つのビット
線１０に、ゲート電極６を対応する１つのワード線１１
にそれぞれ接続する。またソース電極５を、まとめてグ
ランド電位に接続する。
なるメモリセル１２は、図４に示すようにマトリックス
状に配列され、ドレイン電極４を対応する１つのビット
線１０に、ゲート電極６を対応する１つのワード線１１
にそれぞれ接続する。またソース電極５を、まとめてグ
ランド電位に接続する。
【０００４】このようにしてＲＯＭが構成される。そし
てＲＯＭの書き込みは、ドレイン領域となるｎ＋拡散層
２とドレイン電極４を接続する開口１７を開けるか開け
ないかで行なうことができる。
てＲＯＭの書き込みは、ドレイン領域となるｎ＋拡散層
２とドレイン電極４を接続する開口１７を開けるか開け
ないかで行なうことができる。
【０００５】
【発明が解決しようとする課題】ところで、図３のビッ
ト線方向の断面図に示すように、メモリセルの配置はセ
ル間の電気的絶縁を得るために素子分離用の厚い絶縁層
１３が必要である。このためｎ＋拡散層２を密着して配
置できない問題がある。
ト線方向の断面図に示すように、メモリセルの配置はセ
ル間の電気的絶縁を得るために素子分離用の厚い絶縁層
１３が必要である。このためｎ＋拡散層２を密着して配
置できない問題がある。
【０００６】本発明は素子分離用の厚い絶縁層を不要に
してメモリセルの高密度化ができる半導体固定記憶装置
を提供することを目的とする。
してメモリセルの高密度化ができる半導体固定記憶装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体固定記憶
装置は、半導体基板上の所定の領域にＭＯＳトランジス
タが形成され、同ＭＯＳトランジスタのドレイン領域上
にショットキーバリアダイオードまたはｐｎ接合ダイオ
ードが形成された構造のものである。
装置は、半導体基板上の所定の領域にＭＯＳトランジス
タが形成され、同ＭＯＳトランジスタのドレイン領域上
にショットキーバリアダイオードまたはｐｎ接合ダイオ
ードが形成された構造のものである。
【０００８】
【作用】この構成によると、ｐｎ接合ダイオードまたは
ショットキーバリアダイオードはビット線とＭＯＳトラ
ンジスタのドレイン領域の間に接続され、ビット線間の
干渉を防ぎ、したがって厚い絶縁層による分離を不要と
し、メモリセルの高密度化を実現できる。
ショットキーバリアダイオードはビット線とＭＯＳトラ
ンジスタのドレイン領域の間に接続され、ビット線間の
干渉を防ぎ、したがって厚い絶縁層による分離を不要と
し、メモリセルの高密度化を実現できる。
【０００９】
【実施例】以下、本発明の実施例を図１に基づいて説明
する。図１は、本発明に係わるマスクＲＯＭの部分断面
図を示す模式図であって、メモリセルの部分断面図であ
り、既掲の図面におけると同じ部分に同一符号を付して
ある。ｐ型半導体基板１の表面には、所定位置に設けら
れた開口１６，９を有する分離用絶縁層８が形成されて
いる。上に開口１６を有するｐ型半導体基板１にはソー
ス領域となるｎ＋拡散層７が形成されており、例えばア
ルミニウム（Ａｌ）からなるソース電極５とオーミック
コンタクトが形成されている。一方、上に開口９を有す
るｐ型半導体基板１には、ドレイン領域となる深いｎ＋
拡散層２が形成されており、そのｎ＋拡散層２がたとえ
ばＡｌからなるドレイン電極４とオーミックコンタクト
が形成されている。
する。図１は、本発明に係わるマスクＲＯＭの部分断面
図を示す模式図であって、メモリセルの部分断面図であ
り、既掲の図面におけると同じ部分に同一符号を付して
ある。ｐ型半導体基板１の表面には、所定位置に設けら
れた開口１６，９を有する分離用絶縁層８が形成されて
いる。上に開口１６を有するｐ型半導体基板１にはソー
ス領域となるｎ＋拡散層７が形成されており、例えばア
ルミニウム（Ａｌ）からなるソース電極５とオーミック
コンタクトが形成されている。一方、上に開口９を有す
るｐ型半導体基板１には、ドレイン領域となる深いｎ＋
拡散層２が形成されており、そのｎ＋拡散層２がたとえ
ばＡｌからなるドレイン電極４とオーミックコンタクト
が形成されている。
【００１０】ドレイン領域となるｎ＋拡散層２の開口９
にショットキーバリアダイオードを形成する。例えば、
開口９は通常より微細な１ミクロンメータ以下の開口と
し、ドレイン電極４のアルミニウムとｎ＋拡散層２の間
に熱処理によりアルミドープのシリコンをエピタキシャ
ル成長させることでドレイン電極４とｎ＋拡散層２の間
にショットキーバリアダイオードを形成することにより
行なう。
にショットキーバリアダイオードを形成する。例えば、
開口９は通常より微細な１ミクロンメータ以下の開口と
し、ドレイン電極４のアルミニウムとｎ＋拡散層２の間
に熱処理によりアルミドープのシリコンをエピタキシャ
ル成長させることでドレイン電極４とｎ＋拡散層２の間
にショットキーバリアダイオードを形成することにより
行なう。
【００１１】さらにｎ＋拡散層２および７の間のｐ型半
導体基板１の表面には、ゲート絶縁膜となる薄い絶縁膜
１４の上に形成された、例えばポリシリコンからなるゲ
ート電極６が形成されている。
導体基板１の表面には、ゲート絶縁膜となる薄い絶縁膜
１４の上に形成された、例えばポリシリコンからなるゲ
ート電極６が形成されている。
【００１２】上記の構成になるメモリセルが図４に示す
ようにマトリックス状に配列され、ドレイン電極４がビ
ット線１０に、ゲート電極６がワード線１１に、またソ
ース電極５がグランド電位に接続されている。
ようにマトリックス状に配列され、ドレイン電極４がビ
ット線１０に、ゲート電極６がワード線１１に、またソ
ース電極５がグランド電位に接続されている。
【００１３】この実施例に係る半導体固体記憶装置の書
き込みは、開口９をエッチング等により開けるか開けな
いかで行なうことができる。読み出しは、ソース電極５
を基準としてビット線１０に正の電位を与え、しかるの
ち、任意のワード線１１の１つを正の電位にすることで
ビット線１０の電位が変化するかを検出することにより
行なわれる。
き込みは、開口９をエッチング等により開けるか開けな
いかで行なうことができる。読み出しは、ソース電極５
を基準としてビット線１０に正の電位を与え、しかるの
ち、任意のワード線１１の１つを正の電位にすることで
ビット線１０の電位が変化するかを検出することにより
行なわれる。
【００１４】このとき、各ビット線に接続されたドレイ
ン電極４は、開口９に形成されたシットキーバリアダイ
オ−ドまたはｐｎ接合ダイオード（図示せず）により分
離され、ビット線１０間の干渉は発生しない。したがっ
て図３に示した従来の構成のように素子分離用の厚い絶
縁層１３を形成しなくても済む。
ン電極４は、開口９に形成されたシットキーバリアダイ
オ−ドまたはｐｎ接合ダイオード（図示せず）により分
離され、ビット線１０間の干渉は発生しない。したがっ
て図３に示した従来の構成のように素子分離用の厚い絶
縁層１３を形成しなくても済む。
【００１５】この構成によると、ＭＯＳトランジスタに
よって構成されるメモリセルを用いる半導体固定記憶装
置において、ドレイン領域とドレイン電極間にｐｎ接合
ダイオードもしくはショットキーバリアダイオードを形
成したことにより、前記ダイオードがビット線間の干渉
を防ぎ、厚い絶縁層分離を不要とし、したがって半導体
固定記憶装置のメモリセルの高密度化を実現することが
できる。
よって構成されるメモリセルを用いる半導体固定記憶装
置において、ドレイン領域とドレイン電極間にｐｎ接合
ダイオードもしくはショットキーバリアダイオードを形
成したことにより、前記ダイオードがビット線間の干渉
を防ぎ、厚い絶縁層分離を不要とし、したがって半導体
固定記憶装置のメモリセルの高密度化を実現することが
できる。
【００１６】
【発明の効果】以上のように本発明によると、ＭＯＳト
ランジスタによって構成されるメモリセルを用いる半導
体固定記憶装置において、ドレイン領域とドレイン電極
間にｐｎ接合ダイオードもしくはショットキーバリアダ
イオードを形成したことにより、前記ダイオードがビッ
ト線間の干渉を防ぎ、厚い絶縁層分離を不要とし、した
がって半導体固定記憶装置のメモリセルの高密度化を実
現することができる。
ランジスタによって構成されるメモリセルを用いる半導
体固定記憶装置において、ドレイン領域とドレイン電極
間にｐｎ接合ダイオードもしくはショットキーバリアダ
イオードを形成したことにより、前記ダイオードがビッ
ト線間の干渉を防ぎ、厚い絶縁層分離を不要とし、した
がって半導体固定記憶装置のメモリセルの高密度化を実
現することができる。
【図１】本発明の半導体固定記憶装置の実施例のメモリ
セルの部分断面図
セルの部分断面図
【図２】従来の半導体固定記憶装置におけるメモリセル
の部分断面を示す模式図
の部分断面を示す模式図
【図３】同メモリセルのビット線方向の部分断面を示す
模式図
模式図
【図４】メモリセルのマトリックス配列を示す図
１ ｐ型半導体基板 ２，７ ｎ＋拡散層 ４ ドレイン電極 ５ ソース電極 ６ ゲート電極 ８ 分離用絶縁層 ９，１６ 開口
Claims (1)
- 【請求項１】 半導体基板の所定領域にＭＯＳトランジ
スタが形成され、同ＭＯＳトランジスタのドレイン領域
上にショットキーバリアダイオードまたはｐｎ接合ダイ
オードが形成された半導体固定記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184826A JP2690242B2 (ja) | 1992-07-13 | 1992-07-13 | 半導体固定記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184826A JP2690242B2 (ja) | 1992-07-13 | 1992-07-13 | 半導体固定記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629493A JPH0629493A (ja) | 1994-02-04 |
| JP2690242B2 true JP2690242B2 (ja) | 1997-12-10 |
Family
ID=16159976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4184826A Expired - Lifetime JP2690242B2 (ja) | 1992-07-13 | 1992-07-13 | 半導体固定記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690242B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19505293A1 (de) * | 1995-02-16 | 1996-08-22 | Siemens Ag | Mehrwertige Festwertspeicherzelle mit verbessertem Störabstand |
| US5629546A (en) * | 1995-06-21 | 1997-05-13 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| US5757051A (en) * | 1996-11-12 | 1998-05-26 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| US7476945B2 (en) | 2004-03-17 | 2009-01-13 | Sanyo Electric Co., Ltd. | Memory having reduced memory cell size |
| JP4907847B2 (ja) * | 2004-03-17 | 2012-04-04 | オンセミコンダクター・トレーディング・リミテッド | メモリ |
| JP4632869B2 (ja) * | 2004-06-09 | 2011-02-16 | 三洋電機株式会社 | メモリ |
| JP2007005580A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | メモリ |
| JP4907916B2 (ja) * | 2005-07-22 | 2012-04-04 | オンセミコンダクター・トレーディング・リミテッド | メモリ |
-
1992
- 1992-07-13 JP JP4184826A patent/JP2690242B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629493A (ja) | 1994-02-04 |
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