JPS5834949B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5834949B2 JPS5834949B2 JP55170651A JP17065180A JPS5834949B2 JP S5834949 B2 JPS5834949 B2 JP S5834949B2 JP 55170651 A JP55170651 A JP 55170651A JP 17065180 A JP17065180 A JP 17065180A JP S5834949 B2 JPS5834949 B2 JP S5834949B2
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- JP
- Japan
- Prior art keywords
- memory device
- semiconductor
- semiconductor memory
- semiconductor substrate
- transfer transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は半導体メモリ装置、特にダイナミック型ラン
ダムアクセスメモリ装置に関するものである。
ダムアクセスメモリ装置に関するものである。
従来のこの種のダイナミック型ランダムアクセスメモリ
装置の構成を第１図に示しである。
装置の構成を第１図に示しである。
この第１図において、１はＰ形シリコン半導体基板、２
は素子間分離領域、３および４は基板１の主表面上に絶
縁膜５を介して形成された第１および第２ポリシリコン
層、６はｎ形波散層によるビットラインである。
は素子間分離領域、３および４は基板１の主表面上に絶
縁膜５を介して形成された第１および第２ポリシリコン
層、６はｎ形波散層によるビットラインである。
そしてこの構成においては、第１ポリシリコン層３の下
部の絶縁膜を介したキャパシタに保持されている電子を
、第２ポリシリコン層４の下部の絶縁膜をゲート絶縁膜
とした電界効果型トランスファトランジスタのオン・オ
フ作用によりビットライン６に移すことで、電位を”ｈ
ｉｇｈ”もしくは“ｌ！ □ ｗ ’”としている。
部の絶縁膜を介したキャパシタに保持されている電子を
、第２ポリシリコン層４の下部の絶縁膜をゲート絶縁膜
とした電界効果型トランスファトランジスタのオン・オ
フ作用によりビットライン６に移すことで、電位を”ｈ
ｉｇｈ”もしくは“ｌ！ □ ｗ ’”としている。
すなわち、このように１個のメモリキャパシタと、１個
の’に界効果型トランスファトランジスタとで構成され
るダイナミック型ランダムアクセスメモリ装置では、そ
のメモリキャパシタに電子が蓄積されているか否かによ
って記憶保持状態を現出するようにしている。
の’に界効果型トランスファトランジスタとで構成され
るダイナミック型ランダムアクセスメモリ装置では、そ
のメモリキャパシタに電子が蓄積されているか否かによ
って記憶保持状態を現出するようにしている。
こ＼でこのように構成される従来のダイナミック型ラン
ダムアクセスメモリ装置においては、構成要素であると
ころのメモリキャパシタとトランスファトランジスタと
が、同一半導体基板の表面に並置されているために、一
定の面積を必要としており、特にメモリキャパシタの容
量はその面積に比例し、かつその最小面積は回路動作上
の制約から定められることになる。
ダムアクセスメモリ装置においては、構成要素であると
ころのメモリキャパシタとトランスファトランジスタと
が、同一半導体基板の表面に並置されているために、一
定の面積を必要としており、特にメモリキャパシタの容
量はその面積に比例し、かつその最小面積は回路動作上
の制約から定められることになる。
そしてさらに近年の集積回路技術の進歩などに伴い、素
子自体をより一層微細化する傾向にあるとき、このよう
にメモリキャパシタの面積を小さくすることは、集積度
を向上させる点で意義があっても、情報である電子の蓄
積保持を狂わす、いわゆるα線などの荷電粒子の入射に
よるソフトエラーに対しては、記憶素子としての本来の
作用が阻害されることになりかねないものであった。
子自体をより一層微細化する傾向にあるとき、このよう
にメモリキャパシタの面積を小さくすることは、集積度
を向上させる点で意義があっても、情報である電子の蓄
積保持を狂わす、いわゆるα線などの荷電粒子の入射に
よるソフトエラーに対しては、記憶素子としての本来の
作用が阻害されることになりかねないものであった。
この発明は従来のこのような実情に鑑み、装置を構成し
ている電界効果型トランスファトランジスタの配置を変
えることにより、装置の集積度を高める要請に答えたも
のである。
ている電界効果型トランスファトランジスタの配置を変
えることにより、装置の集積度を高める要請に答えたも
のである。
以下、この発明に係わる半導体記憶装置の実施例につき
、第２図ないし第４図ａ、ｂを参照して詳細に説明する
。
、第２図ないし第４図ａ、ｂを参照して詳細に説明する
。
第２図および第３図はこの発明の各別の実施例を示して
いる。
いる。
まず第２図実施例において、１１はＰ形シリコン半導体
基板、１２はその素子間分離領域であり、また１３は前
記基板１の主面上に選択的に成長された同一種類の半導
体層、１４は同様に主面上に形成されたｎ 形波散層に
よるビットライン、１５はこれらの上に形成した絶縁膜
、１６は前記半導体層１３の上部に絶縁膜１５を介して
設けられ、メモリキャパシタを形成する第１ポリシリコ
ン層、１γは同様に半導体層１３の一側部に絶縁膜１５
を介して設けられ、電界効果型トランスファトランジス
タを形成する第２ポリシリコン層を示シ、１８はこのト
ランスファトランジスタのチャネル部である。
基板、１２はその素子間分離領域であり、また１３は前
記基板１の主面上に選択的に成長された同一種類の半導
体層、１４は同様に主面上に形成されたｎ 形波散層に
よるビットライン、１５はこれらの上に形成した絶縁膜
、１６は前記半導体層１３の上部に絶縁膜１５を介して
設けられ、メモリキャパシタを形成する第１ポリシリコ
ン層、１γは同様に半導体層１３の一側部に絶縁膜１５
を介して設けられ、電界効果型トランスファトランジス
タを形成する第２ポリシリコン層を示シ、１８はこのト
ランスファトランジスタのチャネル部である。
この第２図実施例装置においても従来装置と同様の作用
がなされるが、この実施例構成の場合は、従来のように
メモリキャパシタとトランスファトランジスタとを同一
平面上に並置した構成に比較して、トランスファトラン
ジスタを半導体層の側面、すなわち縦型に配置すること
によって平面上での面積を小さく、ひいては装置の集積
度を向上させることができるものである。
がなされるが、この実施例構成の場合は、従来のように
メモリキャパシタとトランスファトランジスタとを同一
平面上に並置した構成に比較して、トランスファトラン
ジスタを半導体層の側面、すなわち縦型に配置すること
によって平面上での面積を小さく、ひいては装置の集積
度を向上させることができるものである。
また前記第３図実施例は、半導体基板１１上に同一導電
形で選択的に形成される半導体層１３の一側部を、トラ
ンスファトランジスタのチャネル部に利用したものであ
るが、この半導体層１３の両側部を第３図に示すように
、共にチャネル部に利用することによりさらに一層集積
度向上に役立つ。
形で選択的に形成される半導体層１３の一側部を、トラ
ンスファトランジスタのチャネル部に利用したものであ
るが、この半導体層１３の両側部を第３図に示すように
、共にチャネル部に利用することによりさらに一層集積
度向上に役立つ。
第４図ａおよびｂはこの第３図実施例構成での平面図お
よび等価回路図を示し、Ｔｒｌ 、Ｔｒ２は第１、第２
のトランスファトランジスタ、Ｃ１ｔＣ２は第１、第２
のメモリキャパシタである。
よび等価回路図を示し、Ｔｒｌ 、Ｔｒ２は第１、第２
のトランスファトランジスタ、Ｃ１ｔＣ２は第１、第２
のメモリキャパシタである。
こ＼で前記半導体層１３は、半導体基板１１上にエピタ
キシャル成長させた上で選択エツチングによって形成し
てもよく、またイオン注入もしくは拡散によっても形成
でき、さらにポリシリコン層を形成したのち、レーザー
アニールなどにより単結晶化して形成するなど任意であ
る。
キシャル成長させた上で選択エツチングによって形成し
てもよく、またイオン注入もしくは拡散によっても形成
でき、さらにポリシリコン層を形成したのち、レーザー
アニールなどにより単結晶化して形成するなど任意であ
る。
そしてまた第３図実施例で符号１９で示したように、半
導体基板１１と半導体層１３との間に部分的に絶縁層を
介在させることにより、α線などの荷電粒子の入射によ
る電荷の洩れ、すなわちソフトエラー防止に効果がある
。
導体基板１１と半導体層１３との間に部分的に絶縁層を
介在させることにより、α線などの荷電粒子の入射によ
る電荷の洩れ、すなわちソフトエラー防止に効果がある
。
以上詳述したようにこの発明によるときは、半導体基板
の主表面上に同一導電形の半導体層を設けて、この半導
体層上部にメモリキャパシタ、側部にトランスファトラ
ンジスタをそれぞれ形成させるようにしたから、極めて
簡単な構成であるにもかＸわらず、装置の集積度を効果
的に向上し得る特長がある。
の主表面上に同一導電形の半導体層を設けて、この半導
体層上部にメモリキャパシタ、側部にトランスファトラ
ンジスタをそれぞれ形成させるようにしたから、極めて
簡単な構成であるにもかＸわらず、装置の集積度を効果
的に向上し得る特長がある。
第１図は従来例によるダイナミック型ランダムアクセス
メモリ装置の概要を示す構成図、第２図および第３図は
この発明に係わるダイナミック型ランダムアクセスメモ
リ装置の各別の実施例の概要を示すそれぞれ構成図、第
４図ａ、ｂは第３図実施例の平面図および等価回路図で
ある。 １１・・・・・・Ｐ形シリコン半導体基板、１３・・・
・・・半導体層、１４・・・・・・ビットライン（ｎ
拡散層）、１５・・・・・・縁縁膜、１６および１７・
・・・・・第１および第２ポリシリコン層、１８・・・
・・・チャネル部、１９・・・・・・絶縁層。
メモリ装置の概要を示す構成図、第２図および第３図は
この発明に係わるダイナミック型ランダムアクセスメモ
リ装置の各別の実施例の概要を示すそれぞれ構成図、第
４図ａ、ｂは第３図実施例の平面図および等価回路図で
ある。 １１・・・・・・Ｐ形シリコン半導体基板、１３・・・
・・・半導体層、１４・・・・・・ビットライン（ｎ
拡散層）、１５・・・・・・縁縁膜、１６および１７・
・・・・・第１および第２ポリシリコン層、１８・・・
・・・チャネル部、１９・・・・・・絶縁層。
Claims (1)
- 【特許請求の範囲】 １ 電界効果型トランスファトランジスタとメモリキャ
パシタとを主たる構成要素とするメモリ回路を半導体基
板上に一体的に構成した半導体メモリ装置において、前
記電界効果型トランスファトランジスタを、半導体基板
上に選択形成された同一導電形の半導体層の側部に配置
したことを特徴とする半導体メモリ装置。 ２ 半導体基板と半導体層との間に部分的に絶縁層を介
在させたことを特徴とする特許請求の範囲第１項記載の
半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170651A JPS5834949B2 (ja) | 1980-12-01 | 1980-12-01 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170651A JPS5834949B2 (ja) | 1980-12-01 | 1980-12-01 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5792861A JPS5792861A (en) | 1982-06-09 |
| JPS5834949B2 true JPS5834949B2 (ja) | 1983-07-29 |
Family
ID=15908824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170651A Expired JPS5834949B2 (ja) | 1980-12-01 | 1980-12-01 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834949B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965466A (ja) * | 1982-10-05 | 1984-04-13 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS60257560A (ja) * | 1984-06-04 | 1985-12-19 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS61222255A (ja) * | 1985-03-28 | 1986-10-02 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
-
1980
- 1980-12-01 JP JP55170651A patent/JPS5834949B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5792861A (en) | 1982-06-09 |
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