JPS60257560A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS60257560A JPS60257560A JP59115874A JP11587484A JPS60257560A JP S60257560 A JPS60257560 A JP S60257560A JP 59115874 A JP59115874 A JP 59115874A JP 11587484 A JP11587484 A JP 11587484A JP S60257560 A JPS60257560 A JP S60257560A
- Authority
- JP
- Japan
- Prior art keywords
- capacitive element
- memory device
- semiconductor memory
- switching
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、Ｍ Ｉ Ｓ （Ｍｅｔａｌ Ｉｎｓｕｌａ
ｔｏｒＳｅｍｉ ｃｏｎｄｕｃ ｔｏｒ ）型の容量素
子とスイッチングＭＩＳＦＥＴとからなるｌトランジス
タ１キヤパシタ型の半導体メモリ装置（以下１単位のメ
モリをメモリセルという）に関するものである。
ｔｏｒＳｅｍｉ ｃｏｎｄｕｃ ｔｏｒ ）型の容量素
子とスイッチングＭＩＳＦＥＴとからなるｌトランジス
タ１キヤパシタ型の半導体メモリ装置（以下１単位のメ
モリをメモリセルという）に関するものである。
従来のメモリセルン第１図について説明する。
第１図において、１はシリコン基板、２はスイッチング
ＭＩＳＦＥＴのゲート電極で、ワード巌に接続される。
ＭＩＳＦＥＴのゲート電極で、ワード巌に接続される。
３はスイッチングＭＩＳＦＥＴのドレイン領域につなが
るビット線である。４はメモリセル間乞分離するための
厚い分離酸化膜、５は導電物質よりなる容量素子用の電
極、６は絶縁膜である。
るビット線である。４はメモリセル間乞分離するための
厚い分離酸化膜、５は導電物質よりなる容量素子用の電
極、６は絶縁膜である。
次に動作について説明する。
容量素子用の電極５に印加された電圧によって容量素子
に電荷が蓄積される。この電荷はスイッチングＭＩＳＦ
ＥＴのゲート電極２に電圧か加わってゲートか開かれた
状態になると、ドＶイン側のビット線３に流れだし、情
報の記憶状態が変化する。すなわち、このスイッチング
Ｍ Ｉ Ｓ ＦＥＴのゲート電極２か電荷を蓄える容量
素子と信号伝達憩であるビット線３を結んでいる必要が
あり、したがって、１トランジスタ１キヤパシタ型のメ
モリセルは記憶手段としてのＭＩＳ容量素子と、書込み
・読出し用のスイッチング手段としてのＭｌ５ＦＥＴと
により構成されるものである。そしてこのメモリセルは
占有面積を小さくして、半導体集積回路での集積度の向
上および高速化を図ることが望ましい。
に電荷が蓄積される。この電荷はスイッチングＭＩＳＦ
ＥＴのゲート電極２に電圧か加わってゲートか開かれた
状態になると、ドＶイン側のビット線３に流れだし、情
報の記憶状態が変化する。すなわち、このスイッチング
Ｍ Ｉ Ｓ ＦＥＴのゲート電極２か電荷を蓄える容量
素子と信号伝達憩であるビット線３を結んでいる必要が
あり、したがって、１トランジスタ１キヤパシタ型のメ
モリセルは記憶手段としてのＭＩＳ容量素子と、書込み
・読出し用のスイッチング手段としてのＭｌ５ＦＥＴと
により構成されるものである。そしてこのメモリセルは
占有面積を小さくして、半導体集積回路での集積度の向
上および高速化を図ることが望ましい。
従来の半導体メモリ装置は以上のように構成されている
ので、容量素子とスイッチングＭＩＳＦＥＴと信号読出
し線であるビット線３か同一平面に形成されなげればな
らず、かつ瞬接するメモリセル同士を分離し、ビット酸
３、ワード線（ゲート電極２）相互の分離も必要であり
、メモリセルの面積を小さくすることに限界があるなど
の欠点があった。
ので、容量素子とスイッチングＭＩＳＦＥＴと信号読出
し線であるビット線３か同一平面に形成されなげればな
らず、かつ瞬接するメモリセル同士を分離し、ビット酸
３、ワード線（ゲート電極２）相互の分離も必要であり
、メモリセルの面積を小さくすることに限界があるなど
の欠点があった。
この発明は、上述のような従来のものの欠点を除去する
ためになされたもので、１トランジスタ１キヤパシタ型
のメモリセルの面積ヲ小さくして集積度の向上および書
込み・読出しの高速化を図・ｔ つだ半導体メモリ装置
７提供するものである。
ためになされたもので、１トランジスタ１キヤパシタ型
のメモリセルの面積ヲ小さくして集積度の向上および書
込み・読出しの高速化を図・ｔ つだ半導体メモリ装置
７提供するものである。
この発明の基本的構成は、それぞれの容量素子とスイッ
チングＭＩＳＦＥＴによって構成された１トランジスタ
】キャパシタ型のメモリセルを複数個有する半導体メモ
リ装置において、前記スイッチングＭＩＳＦＥＴのドＶ
インもしクハソース領域と、これに接続されるビット線
とを、容量素子が形凧される面とは異なる平面に形成す
ることにより集積度を向上させたものである。
チングＭＩＳＦＥＴによって構成された１トランジスタ
】キャパシタ型のメモリセルを複数個有する半導体メモ
リ装置において、前記スイッチングＭＩＳＦＥＴのドＶ
インもしクハソース領域と、これに接続されるビット線
とを、容量素子が形凧される面とは異なる平面に形成す
ることにより集積度を向上させたものである。
以下この発明について説明する。
第２図はこの発明を製造工程順に示したものである。以
下図に沿って順次説明する。
下図に沿って順次説明する。
まず、第２図（ａ）に示すように、シリコン基板１１に
拡散層を形成し、これからピッ）＃１２Ｙ形成する。次
に、この上に第２図（ｂ）のようにエビクキシャル成長
ｍ１３ｙｒ設げる。このシリコンのエピタキシャル成長
層１３の厚さかスイッチングＭＩ ５ＦＥＴのゲート長
となる。その後、第２図（Ｃ）のようにメモリセル同士
を分離するための厚い分離酸化膜１４を設け、次いで、
第２図（ｄ）に示すように各メモリセル領域内の市央部
にスイッチングＭＩ ５ＦＥＴとなる開ロ部ＡＹエピタ
キシャル成長層１３に設ける。さらに第２図（ｅ）に示
すようにゲート絶縁膜である容量素子絶縁膜１５゜スイ
ッチングＭＩＳＦＥＴゲート絶縁膜１６．ワード巌／ビ
ット線分離絶縁膜１７を同時に形成する。次に導電体電
極からなるワード庫１８フ形成する。最後に第２図（ｆ
）Ｋ示すように容量素子用の導電体電極である容量素子
電極１９を形成した後、表面絶縁被膜２０（第４図参照
）を被覆して半導体メモリ装置が完成する。
拡散層を形成し、これからピッ）＃１２Ｙ形成する。次
に、この上に第２図（ｂ）のようにエビクキシャル成長
ｍ１３ｙｒ設げる。このシリコンのエピタキシャル成長
層１３の厚さかスイッチングＭＩ ５ＦＥＴのゲート長
となる。その後、第２図（Ｃ）のようにメモリセル同士
を分離するための厚い分離酸化膜１４を設け、次いで、
第２図（ｄ）に示すように各メモリセル領域内の市央部
にスイッチングＭＩ ５ＦＥＴとなる開ロ部ＡＹエピタ
キシャル成長層１３に設ける。さらに第２図（ｅ）に示
すようにゲート絶縁膜である容量素子絶縁膜１５゜スイ
ッチングＭＩＳＦＥＴゲート絶縁膜１６．ワード巌／ビ
ット線分離絶縁膜１７を同時に形成する。次に導電体電
極からなるワード庫１８フ形成する。最後に第２図（ｆ
）Ｋ示すように容量素子用の導電体電極である容量素子
電極１９を形成した後、表面絶縁被膜２０（第４図参照
）を被覆して半導体メモリ装置が完成する。
上記の説明から明らかなように、１トランジスタ１キヤ
パシタ型のメモリからなる半導体メモリ装置は従来と同
じ動作ケする。これヶ第３図の平面図と、第４図の部分
拡大断面図で説明する。
パシタ型のメモリからなる半導体メモリ装置は従来と同
じ動作ケする。これヶ第３図の平面図と、第４図の部分
拡大断面図で説明する。
各メモリセルの容量素子に蓄積された電荷は各ワード線
１Ｂと直交する形で形成された各スイン？＃１２に読み
出すことができる。
１Ｂと直交する形で形成された各スイン？＃１２に読み
出すことができる。
以上詳細に説明したように、この発明はスイッチングＭ
Ｉ ５ＦＥＴのドメインもしくはソース領域と、これら
の各ソース領域に接続されるビット線とを容量素子の形
成される面とは異なる平面に形成したので、半導体基板
表面にはメモリセル間分離のための厚い酸化膜と容量素
子のゲート電極およびスイッチングＭＩ ５ＦＥＴのみ
を隙間な（配置する構成ｔとることができ、拡散層によ
って形成されるビット線との重なりケ防ぐための部分な
どの機能とは直接関係がない部分ンもだないので、メモ
リセルの面積を小さくでき、したかつて、半導体メモリ
装置の小形化がはかれる利点がある。
Ｉ ５ＦＥＴのドメインもしくはソース領域と、これら
の各ソース領域に接続されるビット線とを容量素子の形
成される面とは異なる平面に形成したので、半導体基板
表面にはメモリセル間分離のための厚い酸化膜と容量素
子のゲート電極およびスイッチングＭＩ ５ＦＥＴのみ
を隙間な（配置する構成ｔとることができ、拡散層によ
って形成されるビット線との重なりケ防ぐための部分な
どの機能とは直接関係がない部分ンもだないので、メモ
リセルの面積を小さくでき、したかつて、半導体メモリ
装置の小形化がはかれる利点がある。
第１図は従来のメモリセルの断面図、第２図（ａＪ〜（
ｆ）はこの発明の一実施例を製造工程順に示した断面図
、第３図はこの発明の一実施例の平面図。 第４図は第３図の断面拡大図である。 図中、１１はシリコン基板、１２はビットｉ、１３はエ
ピタキシャル成長層、１４は分離酸化膜、１５は容量素
子絶縁膜、１６はスイッチングＭＩＳＦＥＴゲート絶縁
膜、１７はワード巌／ビント線分離絶縁膜、１８はワー
ド線、１９は容量素子電極、２０は表面絶縁被膜である
。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩 垢離 （外２名） 第１図 第２図 第３図
ｆ）はこの発明の一実施例を製造工程順に示した断面図
、第３図はこの発明の一実施例の平面図。 第４図は第３図の断面拡大図である。 図中、１１はシリコン基板、１２はビットｉ、１３はエ
ピタキシャル成長層、１４は分離酸化膜、１５は容量素
子絶縁膜、１６はスイッチングＭＩＳＦＥＴゲート絶縁
膜、１７はワード巌／ビント線分離絶縁膜、１８はワー
ド線、１９は容量素子電極、２０は表面絶縁被膜である
。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩 垢離 （外２名） 第１図 第２図 第３図
Claims (1)
- 容量素子とスイッチングＭＩＳＦＥＴによって構成され
る１ トランジスタ】キャパシタ型のメモリセルの複数
−個からなる半導体メモリ装置において、前記各スイッ
チングＭＩＳＦＥＴのドメインもしくはソース領域と、
これらの各ソース領域に接続されるビット線とを前記容
量素子の形成される面とは異なる平面に形成したことを
特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115874A JPS60257560A (ja) | 1984-06-04 | 1984-06-04 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115874A JPS60257560A (ja) | 1984-06-04 | 1984-06-04 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257560A true JPS60257560A (ja) | 1985-12-19 |
Family
ID=14673296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59115874A Pending JPS60257560A (ja) | 1984-06-04 | 1984-06-04 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257560A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125668A (en) * | 1979-03-13 | 1980-09-27 | Siemens Ag | Semiconductor memory |
| JPS5792861A (en) * | 1980-12-01 | 1982-06-09 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS5919366A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-06-04 JP JP59115874A patent/JPS60257560A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125668A (en) * | 1979-03-13 | 1980-09-27 | Siemens Ag | Semiconductor memory |
| JPS5792861A (en) * | 1980-12-01 | 1982-06-09 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS5919366A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体記憶装置 |
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