JPH01307258A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 、産業上の利用分野 本発明は半導体メモリ、特にＤＲＡＭのセルアレイの高
密度化を図る新規なるデバイス構造に関するものである
。

従来の技術 高密度ＤＲＡＭ用メモリセルとして、１個のトランジス
タと１個の容量部からなる「１トランジスタ・１キヤパ
シタ」型メモリセルは、構成要素が少なく、セル面積の
微小化が容易であるため、広く使用されている。

近年、ＤＲＡＭは限られたチップ面積内における高密度
化が追求され、素子の微細化が要求されている。１トラ
ンジスタ・１キヤパシタ型メモリセルにおいては、情報
判定の容易さを維持するために、メモリセル容量の減少
は極力避けなければならない。このため、従来の技術と
して、半導体基板に溝を掘り、前記溝側面を容量部とし
て利用することにより、容量部の平面面積を縮小し、素
子の高密度化を図っていた。

例えば、第５図に示す構成では、Ｐ形半導体基板５１に
溝を掘り、プレート電極５８を埋め込み、溝側面に容量
部を形成していた。

ここで、５２はビット線、５５はｎ十拡散領域、５３は
ワード線、５６はキャパシタ絶縁膜、５９はチャネルス
トップによる分離領域、５４はゲート絶縁膜、５７は電
荷蓄積領域である。

以上は例えば、特願昭５０−５３８８３号に述べられて
いる。

発明が解決しようとする課題 上記、従来の構成では、スイッチングトランジスタと、
溝に形成された電荷蓄積領域、それに隣接するメモリセ
ル間を電気的に絶縁するための分離領域が、単位セル毎
に平面領域に必要であるため、−層の高密度化は困難で
あった。

本発明は、かかる点に鑑みてなされたもので、前記従来
の構成と比較して、より高密度な半導体メモリを提供す
ることにある。

課題を解決するための手段 本発明の半導体メモリ装置のメモリセルは、上記問題点
を解決する為、メモリセルアレイが形成される領域に分
離領域となる複数の溝を形成し、溝に囲まれた半導体基
板の島内にスイッチングトランジスタを形成する。そし
て溝の中に、蓄積電極とセルプレート電極、それに素子
分離領域を設けて、１トランジスタ１キヤパシタ型のＤ
ＲＡＭメモリセルを実現する。

先ず、溝の内部に絶縁膜を形成し、その溝内部の絶縁膜
上にセルプレート電極となる導電性物質を埋め込む。次
に、セルプレート電極上にキャパシタ絶縁膜となる薄い
絶縁膜を形成し、この上に蓄積電極となる導電性物質を
埋め込む。蓄積電極は、溝内部で、隣接したセル間で電
気的に分割され、かつ分割された蓄積電極は溝の上部で
各々の単位メモリセルのスイッチングトランジスタのソ
ース領域と電気的に接続される。更に、溝内部の上記蓄
積電極上に、厚い絶縁膜による素子分離領域を設け、隣
接セル間を電気的に分離する。

ここで、セルプレート電極は半導体基板と電気的に絶縁
されて外部から任意のバイアス電圧が印加される構造の
ものと、半導体基板と電気的に接続され、基板と同電位
になる構造のものとがある。

作用 本発明は上記の構成により、単位メモリセルの周囲にＳ
ｉ基板をエクチングして形成された溝の中に、セルプレ
ート電極、蓄積電極、それに素子分離領域を設けて、１
トランジスタ・１キヤパシタ型のＤＲＡＭを形成する。

メモリ情報を、半導体基板でな（導電性物質間のセルキ
ャパシタに蓄積する為、α線誘起のソフトエラーに強い
。また、単位メモリセルの周囲の溝の中に、３次元的に
セルキャパシタを形成する為、メモリセルの高密度化が
図られる。更に、溝下部に形成されたセルプレート電極
に外部から任意のバイアス電圧を印加することにより、
ｌ／２Ｖｃｃのセルプレート電圧の設定が可能である。

実施例 本発明の一実施例を第１図、第２図に示す。第１図は本
発明の一実施例のメモリセルアレイの平面構成を概略的
に示したもので、第２図は第１図のＩ−１’断面図であ
る。説明を容易にする為、同一の構成要素は共通の番号
で説明する。

ここで、１はＰ形の半導体基板、２はスイッチングトラ
ンジスタのドレインを形成するｎ十形不純物拡散層、３
は同じくソースを形成するｎ十形不純物拡散層、４はゲ
ート絶縁膜、５はポリＳｉ、又は、ポリサイド等で形成
されるワード線、６はＡｅ等で形成されるビット線で、
前記ドレイン２とコンタクト窓７を介して電気的に接続
される。

このスイッチングトランジスタは、溝１０に囲まれた島
領域２０に形成されている。１１は、前記溝１０の内部
の側面や底面に形成された絶縁膜、１２はＰｏ１ｙ−３
ｉ等で形成されたセルプレート電極、１３は上記セルプ
レート電極１２上に形成されたキャパシタ絶縁膜、１４
は上記キャパシタ絶縁膜１３上に形成されたＰｏ１ｙ−
８ｉ等の蓄積電極である。ここで、前記蓄積電極１４は
、ソース接続部２１において、前記溝１０の側壁のｎ＋
拡散層２２と接続され、結果的にスイッチングトランジ
スタのソース３と電気的に接続されている。１５は、前
記溝１０の内部の、前記蓄積電極１４上の絶縁膜、３０
も同じ（前記溝１０の上部の、前記蓄積電極１４上の絶
縁膜で、隣接するスイッチングトランジスタの素子分離
領域となる。

３１は絶縁膜、３２は層間絶縁膜、４０．４１は、前記
基板１と同一導電形で、基板よりも高濃度の不純物拡散
領域である。

ここで本実施例の製造方法について簡単に説明する。Ｐ
形基板１にＲＩＥで溝１０をエツチングにて形成し、次
に溝内部にＣＶＤ、又は熱酸化等で絶縁膜１１を形成す
る。そして、溝上部の絶縁膜１１を除去し、その後に、
イオン注入等で溝側壁にｎ十不純物層２２を形成する。

次に、溝内部にＰｏ１ｙ−３ｉを埋め込み、ｎ十拡散し
て、セルプレート電極１２を形成する。そして、前記セ
ルプレート電極１２上に、窒化膜と酸化膜の混合膜等よ
りなるキャパシタ絶縁膜１３を形成する。次に、前記キ
ャパシタ絶縁膜１３上にＰｏ１ｙ−８ｉを堆積し、ｎ＋
拡散して蓄積電極１４を形成する。

ここで、蓄積電極１４は、溝上部のソース接続部２１で
、前記ｎ十不純物層２２と接続される。次に、前記蓄積
電極１４上に、ＣＶＤ等で絶縁膜１５、及び３０を形成
する。特に、前記絶縁膜３０は、島領域２０に形成され
たスイッチングトランジスタの絶縁分離領域を形成する
。最後に、通常の工程で、前記島領域２０に、スイッチ
ングトランジスタを形成する。

本発明の第２の実施例を示す単位メモリセルの概略的断
面構造図を第３図に示す。ここで、４２は基板１と同一
導電形の不純物で拡散されたＰｏ１ｙ−８ｉ層よりなる
セルプレート電極である。前記セルプレート電極極４２
は、プレート接続部４５において、前記基板１上の、基
板と同−導−工形の高濃度領域４０と接続される。他の
構成要素は、前記第１の実施例と同様なので、説明を容
易にする為、省略する。

本発明の第３の実施例を示す単位メモリセルの概略的な
断面構造を第４図に示す。ここで、４８は基板１と逆導
電形の不純物拡散層、４６は前記不純物拡散層４８と同
一導電形のＰｏ１ｙ−Ｓｉ層よりなるセルプレート電極
である。前記セルプレート電極４６は、前記不純物拡散
層４８と、プレート接続部４７において接続される。他
の構成要素は、前記第１の実施例と同様なので、説明を
容易にする為省略する。

発明の効果 以上述べてきた様に、本発明においては、スイッチング
トランジスタの周囲に形成した溝の中に、メモリセルの
容量部と絶縁分離領域を形成することにより、以下の効
果が考えられる。

（１）溝周囲をメモリセルの蓄積電極及びセルキャパシ
タとして用いることにより、２次元平面的な単位面積当
りのセル容量の大容量化が可能。

（２）　　又、信号電荷の蓄積を、溝内部のＰｏ１ｙ−
８ｉの蓄積電極とヤルプレート間で行なう為、α線によ
るソフトエラーに強い。

更に、従来のＬＯＣＯ３法による分離を用いた場合、分
離領域の設計パターンからの大幅な増大や、スイッチン
グトランジスタのサイドウォール効果によるリークが見
られるが、本発明によれば、（３）分離領域を溝内部に
絶縁物を埋め込んで形成する為、設計パターン通りの微
細な分離領域の形成が可能で、 （４）かつ、分離領域となる溝側壁にもチャネルストッ
プを形成することにより、スイッチングトランジスタの
サイドウオール効果によるリークも完全に防止すること
が可能である。又、第１と第３の実施例においては、セ
ルプレート電極に外部から任意のバイアス電圧が印加可
能で、１／２Ｖｃｃセルプレート電圧が実現できる。

以上、本発明により、ソフトエラーに強く、高密度化の
容易なメモリセルを実現することが可能である。

【図面の簡単な説明】

第１図、第２図は本発明の一実施例を示し、第１図は単
位セルの概略的な平面図、第２図は第１図の１−１’断
面図、第３図は第２の実施例を示す概略的な断面図、第
４図は第３の実施例を示す概略的な断面図、第５図は従
来例を示す概略的な断面図である。 １・・・・・・半導体基板、２・・・・・・ドレイン、
３・・・・・・ソース、５・・・・・・ワード線、６・
・・・・・ビット線、１０・・・・・・溝、１１・・・
・・・絶縁膜、１３・・・・・・キャパシタ絶縁膜、１
４・・・・・・蓄積電極、１５・・・・・・絶縁膜、２
１・・・・・・ソース接続部、２２・・・・・・ｎ＋拡
散層１．１２，４２゜４６・・・・・・セルプレート電
極、４５．４７・・・・・・プレート接続部、４８・・
・・・・ｎ生鉱散層。　。 代理人の氏名　弁理士　中尾敏男　ばか１名第　１　図 ７５抱３屓 第　２　図 Ｎ３図 ３２，１藺奢陳（阪　　　３ソーズだ 店４図

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に形成されたメモリセルアレイにお
   いて、前記基板に複数の溝を形成し、前記溝に囲まれた
   島領域にスイッチングトランジスタを形成し、前記溝の
   中に蓄積電極とセルプレート電極を電気的に分離して形
   成し、前記蓄積電極がスイッチングトランジスタのソー
   ス領域と接続してなり、前記蓄積電極とセルプレート電
   極の上に、溝に絶縁物を埋めて形成された絶縁物よりな
   る素子分離領域を設け、前記溝に囲まれた単位セルが隣
   接する単位セルと電気的に絶縁されていることを特徴と
   する半導体メモリ装置。
2. （２）溝の底面及び側壁に絶縁膜を形成し、前記溝の中
   にセルプレート電極を埋め込み、前記セルプレート電極
   の上部にキャパシタ絶縁膜を形成し、前記キャパシタ絶
   縁膜の上部に蓄積電極を形成してなり、前記蓄積電極が
   単位セルのスイッチングトランジスタのソース領域と接
   続し、かつ隣接セル間で電気的に分離されてなり、前記
   セルプレート電極に外部から任意のバイアス電圧を印加
   できることを特徴とする特許請求の範囲第１項記載の半
   導体メモリ装置。
3. （３）セルプレート電極が半導体基板と同一導電形の半
   導体層よりなり、前記溝の底面で前記セルプレート電極
   が前記半導体基板と接続してなることを特徴とする特許
   請求の範囲第２項記載の半導体メモリ装置。
4. （４）セルプレート電極が半導体基板と逆導電形の半導
   体層よりなり、前記溝の底面の半導体基板上に、前記セ
   ルプレート電極の半導体層と同一導電形の不純物拡散層
   を設け、前記溝の底面で前記セルプレート電極が前記不
   純物拡散層と接続し、かつ前記不純物拡散層を介して前
   記セルプレート電極に、外部から任意のバイアス電圧を
   印加できることを特徴とする特許請求の範囲第２項記載
   の半導体メモリ装置。