KR0132577B1 - 집적회로트랜치셀 - Google Patents

집적회로트랜치셀

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KR0132577B1
KR0132577B1 KR1019890700829A KR890700829A KR0132577B1 KR 0132577 B1 KR0132577 B1 KR 0132577B1 KR 1019890700829 A KR1019890700829 A KR 1019890700829A KR 890700829 A KR890700829 A KR 890700829A KR 0132577 B1 KR0132577 B1 KR 0132577B1
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키웬텡
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빈센트 죠셉로니
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Abstract

내용없음

Description

[발명의 명칭]
집적회로트랜치셀
[도면의 간단한 설명]
제1도는 트랜치에 세 트랜지스터를 이용한 본 발명의 SRAM 메모리 셀에 대한 일실시예를 도시한 단면도.
제2도는 제1도의 SRAM 메모리 셀의 개략적 구조 설계도.
제3도는 제1도에서 SRAM 셀 실시예에 대한 트랜지스터가 전체 셀을 형성하도록 접속 및 분포 관계를 설명하기 위한 종래 여섯개의 트랜지스터 SRAM 메모리에 대한 구조 회로도.
제4도는 본 발명의 트랜치 셀에 대한 제조의 초기 단계의 트랜치의 단면도.
제5도는 트랜지스터의 소스/드레인 영역이 형성된 후 제4도의 트랜치의 단면도.
제6도는 제 2 전도층의 적용후 제5도의 트랜치 캐패시터의 단면도.
제7도는 제1도에서 도시한 것과 제6도에서 도시한 것과의 사이의 구성에 대한 중간 단계에 있어서 본 발명의 트랜치 셀의 단면도.
제8도는 두 트랜지스터, 저항 및 상호 접속층을 이용하는 본 발명의 다른 변경된 실시예의 단면도.
제9도는 제8도의 변경된 실시예의 접속 관계를 설명하는 종래 네개의 트랜지스터 및 두 저항 SRAM 셀에 대한 구조 회로도.
제10도는 SRAM 메모리를 위한 두 트랜지스터, 한 저항 장치를 만들도록 매입층을 이용하는 다른 실시예의 단면도.
제11도는 제10도의 변경된 실시예의 접속 관계를 설명하는 네개의 트랜지스터 및 두 저항 SRAM 셀의 다른 실시예에 대한 구조 회로도.
제12도는 제11도의 SRAM 셀의 개략적이며 구조 설계도.
제13도는 두 수직 FET가 공통 게이트를 가지며, 두 수직 트랜지스터 및 매입층을 가진 기판상에 측방향 트랜지스터를 이용하는 본 발명의 다른 실시예의 단면도.
제14도는 제13도의 다중 트랜지스터 셀을 이용하는 다른 종래 여섯 트랜지스터 셀의 구조 회로도.
제15도는 제14도에서 도시한 것과 접속되며 제13도에서 도시한 실시예의 두 셀에 대한 개략적 구조적인 설계도.
여기서, 주지할 것은 본 발명의 단면도가 실제 크기가 아니며, 수직 비율은 명료성을 위하여 수평 비율에 비하여 과장되었다.
[발명의 상세한 설명]
제1도는 대규모 집적 회로(VLSI) 또는 초대규모 집적(ULSI) 회로 SRAM 또는 다른 회로에 이용될 수 있는 본 발명의 셀(10)에 대한 일실시예의 단면도를 도시한다. 상기 셀(10)은 제한되지는 않지만, 단결정 실리콘 또는 다른 적당한 재료일 수 있는 반도체 기판(12)에서 제조된다. 분리 영역(16)은 상기 셀(10)이 존재하는 능동 영역 주위에 제공 된다.
비록 기판이 반대 전도형으로 구성될 수도 있으며 다른 도핑된 반도체 재료 영역도 역전될 수도 있지만, 본 설명에서는 반도체 기판(12)은 P-도핑 시킨다. 상기 기판(12)은 최소 두 벽(17, 19) 및 바닥층(21)을 가지는 기판내에 트랜치(18)를 가지며, 상기 셀(10)은 최소 두 전계 효과 트랜지스터(FET)를 가진다. 제 1 FET(46)는 상기 벽(17)의 상부 부분 근처에서 소스/드레인 영역(26)과 트랜치(18)의 바닥층에서 드레인/소스 영역(30)을 가지며 채널(48)에 의해 분리된다. 상기 채널(48) 위에는 차례로 게이트(22)에 의해 덮여지는 박막 게이트 유전층(20)이 존재한다.
제 2 FET(50)는 FET(46)와 공통인 드레인/소스 영역(30)과 채널(52)에 의해 드레인/소스 영역(30)에서부터 분리된다. 다른 소스/드레인 영역(28)을 가진다. 상기 채널(52)은 박막 게이트 유전층(20')으로 덮여지며 FET(50) 게이트는(22')이다. 처리 흐름의 설명에서 설명되는 바와 같이, 게이트(22),(22') 및 유전층(20),(20')을 형성하는 층은 기본적으로 하나이며, 제 3 FET(54)에 대한 접점을 제공하는 처리공정동안 에칭되어 분리된다.
제 3FET(54)는 여기에서 셀(10)상의 부하로써 기능하며, 셀(10)의 바닥부(21)에서의 드레인/소스 영역(44)에서 부터 분리된 셀의 상부에서의 소스/드레인을 가지며, 채널(40)에 의해 분리된다. 원통형 부하 FET(54)에 대한 게이트 유전체는 게이트 전극(34)상에 침착되는 박막 게이트 유전층(36)이다. 여기서 주지할 것은 상기 드레인/소스 영역(44)이 직접적으로 게이트(34)뿐만 아니라 FET(46)(50)의 드레인/소스 영역(30)에 접속된다.
제1도에서 상기 셀(10)의 구조가 이제 논의될 것이다. 제 4 도는 제 1 도에서 단면도로 도시한 실시예를 본 발명의 다중 트랜지스터 셀(10)의 제조에 대한 초기 단계를 도시한다. 상기 제조 공정은 상호간에 다양한 셀(10)을 분리 하도록 셀(10)의 능동 영역 주위에 절연 영역(16)을 제공하여 표면(14)을 가진 반도체 기판(12)을 제공하여 시작한다. 상기 분리 구조(16)는 실리콘 산화물, 실리콘 질화물, 도핑되지 않은 폴리실리콘 또는 이들의 조합, 또는 다른 적당한 재료로 구성될 것이다. 게다가, 상기 분리 구조(16)는 실리콘의 국부 산화(LOCOS), 밀봉된 인터페이스 국부 산화(SILO), 트랜치 산화 등과 같은 어떤 종래 공정에 의해 제공될 것이다. 권고된 바와같이 만약 트랜치 분리가 이용된다면, 상기 셀도 트랜치내에 구성될 것이기 때문에, 상기 트랜치는 동일 깊이, 또는 약 3 마이크론 깊이 및 약 0.5 내지 1 마이크론 폭이어야 된다.
트랜치(18)는 기판(12)의 표면(14)에서 반응성 이온 에칭(RIE) 또는 플라즈마 에칭과 같은 일반적으로 비등방성 에칭 기술에 의하여 에칭된다. 트랜치(18)를 형성하도록한 에칭 공정은 적합한 층 커버리지를 용이하게 하도록 상기 트랜치(18)의 상부 및 하부 코너를 둘러싸는 것이 바람직하다. 또한 상기 트랜치는 최소한 두 벽(17)(19)과 바닥층(21)을 가질 것이다. 비록 상기 트랜치가 어떤 크기 및 비율로 구성될 것이지만, 한 트랜치의 크기는 약 2 내지 3 마이크론의 깊이와 약 2.0 내지 3.0 마이크론 폭을 가질 것이다. 상기 형성될 수 있는 제 1 층은 산화물-질화물-산화물(ONO)과 같은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합일 수 있는 제 1 박막 게이트 유전층(20)으로 구비된다. 그 후, 도핑된 다결정 실리콘(폴리실리콘 또는 폴리)과 같은 전도 재료층(22), 금속 또는 실리콘은 유전층(20)에 걸쳐 적합하게 제공된다. 상기 목적을 실행하기 위해서, 상기 제 1 전도 재료층은 n+ 전도형의 도핑된 폴리실리콘인 것으로 가정될 것이다.
층(20) 및 (22)은 소스/드레인 영역을 형성하기 위해 개구를 제공하도록 패턴되고 에칭되며, 만약 소스/드레인 영역이 제 5 도에서 도시된 바와 같은 이온 주입에 의해 형성될 수 있다면 실리콘 질화물과 같은 박막 패드(pad)층(24)이 제공된다. 상기 이온 주입은 종래 방법으로 실행될 것이다. 소스/드레인 영역이 형성되기 위해서, 원소형 또는 화합물 형태로 인 또는 비소가 이용될 것이다. 상기 형성된 소스/드레인 영역은 벽(17)의 상부 부분 근처의 영역(26) 및 (28), 트랜치(18)의 바닥층(21)에서 드레인/소스 영역(30)을 포함한다. 영역(26), (28) 및 (30)은 층(22)을 게이트하도록 자기 정렬될 것이다. 통상적으로, 주입된 불순물은 소스/드레인 영역(26), (28) 및 (30)을 충분히 형성하도록 밀봉될 것이다.
그후, 산화는 제6도에서 도시한 바와 같이 두꺼운 유전 분리층(32)을 제공하도록 실행된다. 상기층은 박막 이온 주입 패드(24)의 상부상에 형성되거나 패드(24)가 종래 에칭 수단에 의해 제거된 후 제공될 것이다. 또한, 두꺼운 유전 분리층(32)은 실리콘 산화물, 실리콘 질화물, 이들의 결합 등으로 구성될 것이다. 상기 영역(32)은 드레인/소스 영역(30)에 접촉을 허용하도록 트랜치의 바닥에서 패턴 되었으며, 제 2 전도 재료층(34)이 제6도에서 도시한 구조를 제공하도록 형성된다. 제 2 전도 재료층(34)은 제 1 전도 재료층(22)에 대해 제안된 재료중 어떤 재료로 형성될 것이다. 논의된 실시예에 대해서, 제 2 전도 재료층(34)은 화학 증기 침착(CVD)에 의해 침착되는 n 폴리실리콘일 것이다. 상기 처리 공정은 적합한 층을 제공하는 것으로 공지되어 있다.
그후, 제7도에서 도시된 바와 같이, 실리콘 산화물과 같은 제 2 박막 게이트 유전층(36)이 제 2 전도 재료층(34)에 걸쳐 위치된다. 제 2 전도 재료층(36)은 기술자가 회로의 나머지에서부터 층을 절연하도록 희망하는 방법에 따라 상기 점에서 패턴으로 에칭해도 되거나 안해도 된다. 어떤점에서는 박막 게이트 유전층(36)과 제 2 전도 재료층(34)이 제7도에서 도시한 바와 같이 개구(38)를 제공하도록 패턴될 필요성이 있다.
트랜치(18)의 잔여 부분은 폴리실리콘일 수 있는 반도체 재료층 또는 플러그(40)에 채워진다. 제1도를 참조하여, 상기 경우의 실시예에서 플러그(40)가 트랜지스터일 수 있는 중심 부하 소자를 위한 채널을 형성할 수 있으므로, 도핑된 p-CVD 폴리실리콘일 수 있는 플러그(40)가 바람직할 것이다. 도핑된 n+ 폴리(42)에서 CVD의 분리층은 소스/드레인 영역(42)의 하나로서 폴리실리콘 플러그(40)의 상부에 위치된다. 상기 플러그(40)의 바닥에 대한 접속은 접점을 형성하도록 플러그(40)의 바닥 영역(44)내로 소스/드레인 영역(30)과 제 2 전도 재료층(34)에서부터 충분한 불순물을 확산 시켜 애닐(anneal)하여 제공된다. 전도 재료로 형성된 플러그(40) 및 n+ 소스/드레인 영역(42)은 트랜치 영역에 제한하도록 패턴되며 에칭된다. 또한, 마스킹 및 패턴닝 에칭 단계를 이용하지 않고 트랜치(18)에서 영역(40) 및 (42)을 형성하도록 플러그 채움 기술 및 n+ 주입 단계가 이용 가능하다. 상호 접속층 및 유전층은 상기 점에서 형성될 수 있으며 에칭되며 소스/드레인 영역(26) 및 (28)에 개구 또는 바이어스가 제공된다. 지금까지의 처리 공정은 제1도에서 도시된 기본적으로 종료된 셀을 제공한다. 표면 안정화층 및 상호 접속 형성을 제공한 것과 같은 다른 종래 처리 공정 단계가 실행될 수 있을 것이다.
제2도에서는 제1도에서 셀(10)의 구조 설계도를 도시한다. 상기 도면은 단지 한 가능한 설계도이며 최적 설계도가 아니며 실제적인 것도 아니다. 그러나, 두 셀(10) 및 (10'')이 표현되는 방법을 제공하게 되며 다중 트랜지스터 셀(10) 및 (10'')의 두 개가 내부 접속되는 곳에 6-트랜지스터 SRAM 셀을 형성하도록 접속된다. 예를, FET(46) 및 (46'')의 소스/드레인 영역(26)이 비트 라인 D와 역 비트 라인rm bar D에 접속된다. 이들 FET(46) 및 (46'')의 게이트(22)는 워드라인에 함께 접속된다. 초기에 주지된 바와 같이, FET(46) 및 (46'')의 다른 드레인/소스 영역(30)은 트랜치의 바닥에 존재하며 제 2 도에서는 도시되지 않는다.
또한, FET(50) 및 (50'')에 관련하여, 소스/드레인 영역(30)중의 하나는 매입되며 도시되지 않는다. 다른 소스/드레인 영역(28)은 Vss에 접속되며, FET(50)의 게이트(22')는 수직 FET(54'')의 게이트에 접속된다. 유사하게, FET(50'')의 게이트(22')는 수직 FET(54)의 게이트에 접속된다. 마지막으로, 양수직 FET(54) 및 (54'')의 상부 소스/드레인 영역(42)은 제 2 도에서 도시된 바와 같이 Vcc 라인에 접속된다.
제3도는 제2도로부터 단순화된 SRAM 셀(56)에서 두 다중 트랜지스터 셀(10) 및 (10'')의 구조 회로도이다. 6 개의 트랜지스터 SRAM 셀(56)은 기술상 공지되어 있다. 그러나, 두 트랜치(58)내로의 그러한 특별한 구조적 실시는 새로운 것이다. 6개의 트랜지스터 SRAM 셀의 동작은 기술상 공지되어 있으며, 본 발명의 목적은 되지 않으며, 간결성을 위해 여기에서 설명되지 않는다. 전형적으로, 소자(54) 및 (54'')는 부하 소자이며 트랜지스터외의 다른 소자일 것이다. 예를 들면, 제 8 도에서 단면도로 설명된 본 발명의 실시예에서, 이들 부하 소자는 저항이며 트랜지스터가 아니다.
제8도는 반도체 기판(62)에서 본 발명의 다중 트랜지스터 셀(60)의 다른 실시예를 도시한다. 상기 셀(60)은 제 1 FET(70) 및 제 2 FET(72)내의 최소한의 두벽(66) 및 (68)을 가진 트랜치(64)를 가진다. 상기 제 1 FET (70)는 벽(66)의 상부 부분에서 소스/드레인 영역(74)을 가진다. 상기 n+ 소스/드레인 영역(74)은 영역에서 형성 되었거나 부가되는 기판(62)의 표면에서 한층일 수 있다. 상기 다른 드레인/소스 영역(76)은 매입층 또는 종래 수단에 의해 형성된 다른 형태의 층일 수 있다. 상기 제 1 FET(70) 소스/드레인 영역(74) 및 (76)은 채널(78)에 의해 분리된다. 상기 채널(78)은 제 1 FET(70)를 위한 게이트 전극(82)이 위에 위치되는 박막 유전층(80)(제1도에서 층(20)에 유사)에 의해 피복된다.
유사하게, 제 2 FET(72)는 채널(86)에 의해 매입된 드레인/소스 영역(76)에서부터 분리되는 벽(68)의 상부 근처의 기판(62) 표면에서 소스/드레인 영역(84)을 가진다. 상기 채널(86)은 박막 게이트 유전층(80')에 의해 피복되며, 상기 유전층은 게이트 전극(82')에 의해 덮여진다. 상기 게이트 전극(82) 및 (82')은 두꺼운 유전층(88)에 의해 내부 접속 영역(96)에서부터 분리된다. 소스/드레인 영역(84), 드레인/소스 영역(76) 및 소스/드레인 영역(74)은 예를 들면 이온 주입 또는 확산에 의하여 제 1 도의 실시예에서 이용된 유사한 방법으로 분순물에 의하여 형성될 것이다.
제8도의 실시예에서 나타난 다른 특성은 제1도의 실시예에서 제 2 전도 재료층(34)과 유사한 폴리실리콘(96)의 다른층으로 특징지워진다. 후술될 수 있는 바와 같이 제 9 도에서 회로에 상기 쉘(60)의 적용에 있어서, 이웃한 셀(60'')의 트랜지스터(72)에 대한 게이트(82)를 가진 저항 접점(76)을 접속하기 위한 수단이 필요하다는 것이 표출된다. 그래서, 유전층(88)이 존재할 것이며 상기 제 2 전도층(90)에서부터 저항(90)의 벌크(bulk)를 분리하기 위해 유전층(98)이 존재할 것이다. 상기 유전층(88)은 FET(70) 및 (72)에서 캐리어 흐름을 유도하기에 전도체(96)에서의 전류 흐름이 채널(78)에서 충분한 전계 강도를 발생치 않도록 최소한 충분한 두께이어야 한다.
제8도에서 도시한 실시예에서, 부하 소자는 드레인/소스 접속(76)과 상부 n+ 전극(94) 사이의 n 도핑된 폴리실리콘 플러그(92)에 의해 형성된 저항이며 상기 저항은 Vcc에 접속된다. 또한, 소스/드레인 영역(74)은 비트 라인 또는 데이터 라인 D 및 역 데이터 라인rm bar D에 접속되며, 소스/드레인 영역(84)은 Vss에 접속된다. 제8 도의 실시예는 제1도의 실시예에 대한 서술된 처리 공정에 따라 구성될 수 있을 것이다.
제9도는 다중 트랜지스터 셀(60) 및 (60')중의 둘이 4-트랜지스터, 2-저항 SRAM 셀을 형성하도록 내부 접속될 수 있는 방법에 대한 구조도를 도시하고 있다. 또한, 제 9도 에서 도시한 특별한 회로는 기술상 공지되어 있지만, 회로의 구성은 새로운 것이다. 제3도의 토론과 유사하게, 셀(60)의 소스/드레인(74)은 비트 라인 D에 접속되며 셀(60'')의 드레인/소스(74)은 역 비트라인rm bar D에 접속된다. 상기 셀의 다른 소스/드레인 영역은 반대 셀의 다른 트랜지스터에 대한 게이트에 접속되며 셀(60)의 드레인/소스(76) 영역은 FET (72'')의 게이트(82'')에 전도층(96)을 통하여 접속되며, 셀 (60'')의 드레인/소스 영역(76)은 FET(72)의 게이트(88)에 전도층(96)을 통하여 접속된다. 또한, 두 셀(60) 및 (60'')의 소스/드레인(76)이 저항(90) 및 (90'')의 바닥 접점에 접속되며 트랜지스터(72) 및 (72'')에 대한 한 소스/드레인 영역으로서 작용한다. 트랜지스터(72) 및 (72'') 소스/드레인 영역(84)은 Vss 에 접속되며, 트랜지스터(90) 및 (90'')의 상부 접점(94)은 Vcc에 접속된다.
제10도는 본 발명의 다른 실시예를 도시하며, VLSI 또는 ULSI 메모리 셀(100)은 n+ 매입층(102)을 가진 p- 웨이퍼상의 트랜치 구조에서 매입된 폴리실리콘 저항 부하를 이용한다.
상기 실시예에서, 상기 셀은 두 FET, 제10도에서 도시된 경우에 저항과 같은 수동 부하 소자인 부하 소자를 구비한 트랜치(112)의 수직벽(110)에서 측방향 FET(106) 및 수직 FET(108)를 구비한다. 상기 측방향 FET(106)는 소스/ 드레인 영역(116)과 드레인/소스 영역(118)을 가지며, 후자의 영역은 벽(110)의 상부 근처의 p-층(104)의 표면에서 위치된다. 상기 소스/드레인 영역(116) 및 (118)은 박막 게이트 유전층(122)에 의하여 덮여지는 채널(120)에 의해 분리 위치 되며 게이트 전극(124)에 의해 덮여지게 된다.
수직 FET(108)는 측방향 FET(106)와 공통으로 드레인/소스 영역(118)뿐만 아니라 n+ 매입층으로 제공된 소스/드레인 영역(102)을 가진다. 상기 소스/드레인 영역(118) 및 (102)은 트랜치(112)의 벽(110)에서 채널에 의해 분리된다. 상기 채널(126)과 트랜치 벽(110)은 박막 게이트 유전층(128)에 의해 덮여지고, 게이트 전극(130)에 의해 덮여지게 된다. 지금까지 논의된 다른 실시예와 다른, 게이트 유전층(128)과 전도층(130)은 트랜치의 형태 주위에 연속하며 원통형 또는 박스형일 것이다. 그래서, 분리 영역(16)은 전류가 상기 셀 주위에 이동할 수 있도록 제 12 도에서 도시한 바와 같이 모든 측부에서 트랜치(112)에서 분리 위치된다.
게다가, 상기 중심 부하 소자(114)는 n+ 도핑된 폴리실리콘 접점(134)에 의해 캡핑된 저농도로 도핑된 n- 폴리 실리콘 플러그(132)를 구비한 저항이다. 상기 저항(114)의 바닥은 도핑된 폴리실리콘 상호 접속층(36)에 접촉하며 이전에 토론된 n+ 드레인/소스 영역(118)에 접촉한다. 상기 상호 접속층(136)은 폴리실리콘 플러그(132)에 저항하는 저항(114)의 벌크에서부터 유전층(138)에 의해 절연되며, 유전층(140)에 의해 수직 FET(108) 게이트(130)에서부터 절연된다. 본 발명의 다른 실시예로서, 제10도에서 상기 셀(100)을 형성하도록 이용된 처리 공정 및 재료는 제4도 내지 7 및 1도를 참조하여 논의된 것과 유사하다. 그러나, 제10도에서 소스/드레인 영역(116) 및 드레인/소스 영역(118)은 포토마스킹 및 패턴 에칭을 제공하여 형성된 것보다도 자기 정렬 폴리실리콘 게이트 처리 공정에 의해 형성될 것이다. 또한, 자기 정렬 처리 공정은 제 13 및 16도에서 묘사된 상기 셀에서 이용될 것이다.
그러나, 상기 셀(100)은 다소 다르게 셀의 설계 및 회로도에서 구성된다. 제11도에서는 제9도에서 도시한 동일한 4 트랜지스터, 2 저항 SRAM 셀(142)을 도시한다. 그러나, 제11도에서 측방향 트랜지스터(106) 및 (106'')는 제9도의 회로도에서 트랜지스터(70) 및 (70'')의 기능을 한다. 제11도의 회로에서 수직 트랜지스터(108) 및 (108'')는 제 9 도의 회로에 대한 수직 FET(72) 및 (72'')의 기능을 하며 제11도의 회로에 대한 저항(114) 및 (114'')은 제9도의 회로에서 저항(90) 및 (90'')의 기능을 한다. 상기 기본 회로는 이전에 더 세부적으로 논의되었으므로, 본 발명의 간단한 논의는 제11도로 충분할 것이다. 비록 구조적 실시는 새롭지만, 제11도에서 도시된 바와같은 회로는 새롭지 않으므로, SRAM 셀(142)의 동작은 기술상 공지되어 있다.
제12도는 제10도에서 도시한 실시예의 두 셀(100) 및 (100'')의 구조 설계도이며 제11도에서 도시한 바와 같이 상호 접속된다. 제10도 및 제11도에서 이용된 상기 동일 도면부호는 일관성 및 명료성에 대한 관점에서 제 12도에서도 이용된다. 제 2도에서 도시한 설계도와 같이, 제12도의 설계도는 최적 설계도는 아니다. 예를들면, 제12도에서부터 드레인/소스 영역(118)은 능동 영역내의 트랜치(112)에 더 근접한 위치일 것이며 게다가 셀(100) 및 (100'')의 우측상에 분리 영역(16)은 트랜치면(110)에 더 근접한 위치일 것이다.
간단하게, 제11도에 관련하여 상술된 상호 접속은 제12도를 참조하여 검토될 것이다. 주지할 것은 FET(106)의 소스/드레인 영역(116)이 비트 라인 D에 접속되며, FET(106'')의 소스/드레인 영역(116)은 상보 비트 라인 D에 접속된다. FET(106) 및 (106'')에 대한 상기 게이트(124)는 워드라인(물론, 도시된 것보다 더 협소할 수 있음)을 필요로 한다. 상기 FET(106)의 드레인/소스 영역(118)은 셀(100)의 상호 접속 전도층(136)에 접속되며 상기 전도층은 셀(100'')의 수직 FET(108'')이 게이트 전극(130)에 접속된다. 유사하게, 수직 FET(108'')에 대한 소스/드레인 영역인 측방향 FET(106'')의 드레인/소스 영역(118)은 셀(100'')의 상호 접속 전도층(138)에 접속되며, 상기 전도층은 셀(100)의 수직 FET(108)에 대한 게이트 전극(130)에 접속된다. 상기 셀(100) 및 (100'')의 상호 접속 전도층(136)은 이들 각각의 부하 소자(114), 공통 Vcc 에 접속되는 다른 단부에 접속된다. 또한 상기 셀(100) 및 (100'')에 대한 FET(108)의 다른 소스/드레인 영역(102)은 공통 n+ 매입층이며, Vss 에 접속된다.
제13도는 상기 경우에서 중심 부하 소자(114)가 수직 FET(146)인 것을 제외하고 제10도에서 도시된 셀(100)과 유사한 다중 트랜지스터 셀(144)이다. 상기 셀(144)의 대부분의 소자는 셀(100)의 소자와 유사하며, 이용된 도면부호는 동일하며, 이들 소자는 간략성을 위해 더이상 논의되지 않을 것이다. 제 2 수직 FET(146)는 바닥 소스/드레인 영역(148) 및 상부 소스/드레인 영역(150)을 가지며, 상기 두 영역(148) 및 (150)은 n+ 도핑되며 p 도핑되는 채널(152)에 의해 분리된다. 소자(148); (150) 및 (152)는 다결정 실리콘과 같은 어떤 적당한 반도체 재료일 것이다. 상기 채널(152)은 박막 게이트 유전층(156)에 의해 덮여지고, 게이트 전극(158)에 의해 차례로 덮여지며, n+ 도핑된 폴리 실리콘으로 형성될 것이다. 명시한 바와 같이, 상기 게이트 전극(158)은 바닥 소스/드레인 영역(148)에 직접적으로 접속 된다. 게다가, 상기 게이트 전극(158)은 제 2 수직 FET (146)을 위한 게이트 전극일 뿐만 아니라, 제 1 수직 FET(108)를 위한 게이트 전극일 것이다.
회로 소자의 내부 접속에서 이들 차이는 제3도의 6트랜지스터 SRAM 셀 회로(56)에서 제13도의 셀(144)의 이용을 방해한다. 대신, 두 다중 트랜지스터 셀(144) 및 (144'')이 SRAM 셀(160)의 회로를 형성하도록 상호 접속될때, 상기 회로는 제14도에서 도시한 바와 같이 표시된다. 또한, 비록 상기 셀(144) 및 (144'')의 구조가 새롭지만, 상기 회로의 기능 및 동작은 기술상 공지되어 있다.
제13도의 다중 콤포넨트 셀(144) 및 (144'')을 이용하는 제14도의 6트랜지스터 SRAM셀의 구조도는 제15도에서 도시 된다. 상기 셀은 공간 이용과 관련하여 가장 양호하게 배치되지 못할 수도 있다. 그럼에도 불구하고, 제15도는 제13도의 셀을 이해하는데 독자에게 도움을 줄 것이며, 공통 도면부호가 이용된다.
그래서, 본 발명의 다중 콤포넨트 셀은 SRAM과 같은 메모리, 집적 회로 소자를 위한 새로운 구조를 제공한다. 이들 셀은 기판내에 설계되므로 상기 셀은 측방향 실리콘 영역의 최소치를 요구한다. 이들 트랜치 셀 구조는 임계 셀 노드의 결합 캐패시턴스를 증가하며 이들 접합 영역을 감소 하는 가능성을 제공하므로, 상기 셀내에 잘못된 정보를 판독 및 기록하는 스트레이 알파 입자에 의해 발생된 소프트 에러율이 최소화 된다.
[발명의 분야]
본 발명은 트랜치 구조로 형성된 집적 회로 소자에 관한 것으로서, 특히 적어도 한 트랜지스터가 트랜치내에 형성되는 트랜치 집적 회로에 관한 것이다.
[발명의 배경]
집적 회로 산업은 주어진 반도체 기판에 더 많은 회로를 팩킹하는 방법을 개발함에 따라서, 기판의 표면에 연하여 평면 형태로 여러개의 소자를 배향시키는 데에만 아니라 기판 표면으로부터 위로 소자를 형성하거나 반도체 본체의 표면내에 형성된 트랜치내에 소자를 매입함으로써 소자를 수직 방향으로 배향하는 데에도 더욱 많은 노력을 기울였다.
예를 들면, 트랜치 분리 영역에 의해 종래의 플래너 소자를 분리하기 위한 여러 가지 방안이 현재 공지되어 있다. 또한, 트랜치 캐패시터가 1메가비트 및 4메가비트 DRAM과 같은 가장 큰 메모리 칩상에 사용되어 시판되고 있다.
트랜치형 트랜지스터는 다양한 형태로 이용되었다. 트랜치형 트랜지스터의 가장 초기 형태중의 하나는 채널 영역으로서 작용하는 층과 다른 소스/드레인 영역으로서 작용하는 상부층에 의해 덮여진 소스/드레인 영역의 스택을 형성하도록 반도체 재료의 다양한 층을 이용한다. 한 그루브(groove) 또는 트랜치가 이 스택을 통하여 절단된다. 상기 그루브 또는 트랜치는 게이트 유전체로서 작용하는 박막 유전 재료로 코팅되거나 덮여지며, 상기 트랜치의 잔여 부분은 게이트로서 작용하는 전도성 재료 플러그로 채워진다.
다른 구조는 보다 얕은(shallower) 트랜치형 구조 또는 V형 그루브를 이용하며, 여기서 상기 트랜치 또는 그루브는 게이트 유전체로서 작용하는 박막 유전층으로 코팅되거나 덮여질뿐만 아니라, 상기 박막 유전체가 게이트 전극을 형성하도록 적어도 플러그형 게이트 구조에 비하여 얇은 전도 재료의 층으로 더욱 코팅된다. 또한, 이러한 형태의 구조와 관련하여 흥미있는 것은 자기 정렬 다중 전극을 가진 V-MOS 소자이다. 기판에 매입된 것이 아니라 반도체 웨이퍼의 표면에서부터 상향 구성된 수직 CMOS 트랜지스터가 공지되어 있으며, 상기 게이트가 몇몇 종류의 구조에 의해 동일 트랜치내에 다른 게이트에서부터 분리된 트랜치내의 박막층인 트랜치 내에 형성된 수직 FET 가 또한 공지되어 있다. 다른 제안된 수직 FET는 트랜치가 원통형 게이트를 포함하며 한 소스/드레인이 트랜치 바닥에 위치되고 접점은 원통형 게이트의 중간을 통해 연장되는 구조를 포함한다. 또한, 트랜치형 구조는 트래지스터와 캐패시터가 몇몇 방법으로 트랜치에 삽입될 수 있는가 조사되었다.
상기 간단한 설명으로부터, 더 복잡한 트랜치 제조를 위해 설계되고 있다는 것을 알 수 있다. 주지된 바와 같이, 트랜치 기술을 위한 본 기술적 도전은 동적 또는 정적 랜덤 억세스 메모리(DRAM 또는 SRAM)의 메모리 셀을 형성하도록 트랜지스터 및 다른 소자와 같은 하나 이상의 소자를 동일 트랜치내에 위치시키는 것을 포함한다.
그럼에도 불구하고, 트랜치 기술은 아직 개발되고 있기 때문에, 특히 새로운 다중-소자형의 추가적 트랜치 구조가 필요하여, 그래서 가장 양호한 대안이 고밀도 접직 회로의 제조에 이용되며 고려된다. 매우 극소수의 제안된 트랜치 구조가 상업적인 집적 회로 칩내에 실시되었다. 낮은 소프트 에러율(SER)을 제공하는 소자, 새로운 트랜치 기술을 이용하는 미래의 SRAM 셀이 필요하다.
[발명의 요약]
따라서, 본 발명의 목적은 트랜지스터일 수 있는 다중 소자를 이용하는 SRAM을 위한 메모리 셀을 제공하는데 있다.
본 발명의 다른 목적은 셀내에 형성된 능동 부하 또는 수동 부하를 가질 수 있는 다중 소자 SRAM 셀을 제공하는데 있다.
본 발명의 또다른 목적은 메모리에 대한 소프트 에러율 및 기판 표면 영역을 최소화 하는 다중 소자 트랜치 SRAM 셀을 제공하는데 있다.
본 발명의 또다른 목적은 셀내의 소자 사이의 여분의 분리 공간을 요구하지 않는 수직 트랜치 트랜지스터 셀을 제공하는데 있다.
본 발명의 이들 목적 및 다른 목적을 수행하는데 있어서, 상기 트랜치가 최소한의 한 수직 벽과, 바닥층을 갖고 수직 벽이 상부 부분을 가질 때, 트랜치를 가진 기판에서 형성된 집접 회로 셀이 한 형태로 제공되었으며, 또한 상기 셀은 수직벽에서 최소한의 하나의 전계 효과 트랜지스터(FET)를 가지며, 상기 FET가 벽의 상부 부분 근처에서 하나 및 트랜치의 바닥층에서 하나를 위치시킨 두 소스/드레인 영역을 가진다. 또한, 상기 FET는 벽을 따라 게이트 영역을 갖는다. 셀은 또한 트랜치내에 중심 부하 소자를 포함하고, 중심 부하 소자가 상부 및 바닥 접점을 가지며, 상기 부하 소자의 바닥 접점이 수직 벽에서 상기 FET에 전기적으로 접속된다.

Claims (8)

  1. 기판내에 형성된 집적 회로 트랜치 셀에 있어서, 상부 부분을 가진 적어도 하나의 수직벽 및 바닥층을 포함 하는 트랜치와, 상기 수직벽의 상부 부분 근처에 하나와 트랜치의 바닥층에서 하나, 즉 두 소스/드레인 영역 및 상기 벽에 연한 게이트 영역을 가진 상기 수직벽내의 하나 이상의 전계 효과 트랜지스터(FET)와, 중심 능동 부하 소자의 바닥 접점은 상기 수직벽내의 FET에 전기적으로 접속되는데, 바닥 접점과 상부 접점을 가진 상기 트랜치내의 중심 부하 소자를 구비하는 것을 특징으로 하는 집적 회로 트랜치 셀.
  2. 제1항에 있어서, 상기 게이트 영역 및 상기 중심 부하 소자가 도핑된 다결정 실리콘을 포함하는 것을 특징으로 하는 집적 회로 트랜치 셀.
  3. 제1항에 있어서, 상기 능동 부하는 상부 소스/드레인 영역, 바닥 소스/드레인 영역, 상부와 바닥 소스/드레인 영역 사이의 채널 영역, 상기 채널 영역을 덮는 게이트 유전체, 상기 채널 영역에서부터 게이트 유전체를 가로질러 배향되며 상기 게이트 유전체를 적어도 부분적으로 덮는 게이트 전극을 가진 중심 수직 영역을 구비하며, 상기 바닥 소스/드레인 영역이 트랜치의 바닥층내의 소스/드레인 영역과 접촉하는 것을 특징으로 하는 집적 회로 트랜치 셀.
  4. 제1항에 있어서, 상기 트랜치의 바닥층내의 상기 소스/드레인 영역이 도핑된 반도체 매입층 또는 도핑된 반도체 웨이퍼로 구성되는 그룹에서 선택된 반도체 소자로 구성되는 것을 특징으로 하는 집적 회로 트랜치 셀.
  5. 제1항에 있어서, 한 채널이 상기 벽의 상부 부분 근처의 소스/드레인 영역과 상기 트랜치의 바닥내의 소스/드레인 사이에 존재하며, 한 박막 게이트 유전층이 상기 트랜치 벽상에 조재하며, 상기 게이트 영역이 박막 게이트 유전층상에 존재하는 것을 특징으로 하는 집적 회로 트랜치 셀.
  6. 제1항에 있어서, 상기 트랜치 벽의 상부 부분 근처의 상기 소스/드레인 영역과 공통으로 소스/드레인 영역을 갖는 제 2 측방향 FET 가 존재하는 것을 특징으로 하는 집적 회로 트랜치 셀.
  7. 제1항에 있어서, 상기 트랜치는 최소한 두 수직벽을 가지며, FET 가 최소한 두 수직벽내에 존재하는 것을 특징으로 하는 집적 회로 트랜치 셀.
  8. 기판에 형성된 집적 회로 트랜치 셀에 있어서, 최소한 두 수직벽과 바닥층을 가진 트랜치와, 두 수직벽에 각각 하나로, 최소한의 두 전계 효과 트랜지스터(FET)와, 상기 FET 사이의 트랜치내의 중심 능동 부하 소자를 구비하는데, 상기 각 수직벽은 상부 부분을 가지며, 상기 각각의 FET 가 상기 벽의 상부 부분 근처에 하나와 트랜치의 바닥층에서 하나인 두 소스/드레인 영역과, 상기 벽에 따라 게이트 영역을 가지며, 상기 트렌치의 바닥층내의 소스 드레인 영역이 양 FET 에 공통하며, 상기 중심 부하 소자는 상부 및 바닥 접점을 가지며,상기 바닥 접점이 트랜치의 바닥층내의 공통 소스/드레인 영역과 전기적 접속되는 것을 특징으로 하는 집적 회로 트랜치 셀.
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