JPS6135554A - 読出し専用メモリ−およびその製造方法 - Google Patents
読出し専用メモリ−およびその製造方法Info
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- JPS6135554A JPS6135554A JP15795584A JP15795584A JPS6135554A JP S6135554 A JPS6135554 A JP S6135554A JP 15795584 A JP15795584 A JP 15795584A JP 15795584 A JP15795584 A JP 15795584A JP S6135554 A JPS6135554 A JP S6135554A
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
- H—ELECTRICITY
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、縦形ＭＯＳＦＥＴを用いた高密度な読出し専
用メモリーのセル構造およびその製造方法に関す°るも
のである。
用メモリーのセル構造およびその製造方法に関す°るも
のである。
従来、ＭＯＳＦＥＴを用いたマスクＲＯＭにおいては、
情報ｒＯＪ、ｒｌＪの状態を記憶させるために電流４通
の有無、ＭＯＳＦＥＴの有無が用いられている。たとえ
ば、コンタクトホール書込みやチャネルドープ■あるい
はゲート酸化膜に変化を持たせた闇値電圧書込みが実用
に供されている。一方、マスクＲＯＭにおいては、情報
の書込みがプロセスの最終工程に近い方が多品種のＲＯ
Ｍ開発のターンアラウンドタイムを短くでき、コストを
安価にできるというメリットがある。この点だけから見
るとコンタクトホール書込みの方が有利であるが、メモ
リーセル寸法の点から見ると闇値電圧書込みではコンタ
クトホールが０．５個／ビットであるのに対し、書込み
プロセスが最終工程に近いコンタクト書込みでは１°個
／ビットとなり、コンタクト書込みの方がメモリーセル
寸法は大きくなる。
情報ｒＯＪ、ｒｌＪの状態を記憶させるために電流４通
の有無、ＭＯＳＦＥＴの有無が用いられている。たとえ
ば、コンタクトホール書込みやチャネルドープ■あるい
はゲート酸化膜に変化を持たせた闇値電圧書込みが実用
に供されている。一方、マスクＲＯＭにおいては、情報
の書込みがプロセスの最終工程に近い方が多品種のＲＯ
Ｍ開発のターンアラウンドタイムを短くでき、コストを
安価にできるというメリットがある。この点だけから見
るとコンタクトホール書込みの方が有利であるが、メモ
リーセル寸法の点から見ると闇値電圧書込みではコンタ
クトホールが０．５個／ビットであるのに対し、書込み
プロセスが最終工程に近いコンタクト書込みでは１°個
／ビットとなり、コンタクト書込みの方がメモリーセル
寸法は大きくなる。
コンタクト書込みにおいて１つのメモリーセルが占める
面積は、素子分ｍｔ ６Ｕ域を含めると、たとえば、パ
ターン寸法を１．０μｍ１合わせ精度を０．２βｍとし
た場合には約１０μｍ−パターン寸法０．５μｍ１合わ
せ精度を０．１μｍとした場合には約６μｍ２程度であ
り、大規模集積化および高密度化上の問題点を有してい
る。
面積は、素子分ｍｔ ６Ｕ域を含めると、たとえば、パ
ターン寸法を１．０μｍ１合わせ精度を０．２βｍとし
た場合には約１０μｍ−パターン寸法０．５μｍ１合わ
せ精度を０．１μｍとした場合には約６μｍ２程度であ
り、大規模集積化および高密度化上の問題点を有してい
る。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、コンタクト四速み、闇値電圧書
込みに使用されるＭＯＳ Ｆ ＥＴを用いたマスクＲＯ
Ｍのメモリーセルの寸法を小さくした読出し専用メモリ
ーおよびその製造方法を提供することにある。
の目的とするところは、コンタクト四速み、闇値電圧書
込みに使用されるＭＯＳ Ｆ ＥＴを用いたマスクＲＯ
Ｍのメモリーセルの寸法を小さくした読出し専用メモリ
ーおよびその製造方法を提供することにある。
このような目的を達成するために本発明は、縦形ＭＯＳ
Ｆ ＥＴをセル内トランジスタとして用いるようにし
たものである。
Ｆ ＥＴをセル内トランジスタとして用いるようにし
たものである。
またこのような構造を得るために半導体基板の主表面に
ほぼ垂直に形成された溝の内面にゲート電極となるワー
ド線を形成しチャネルｉＪｌ域の上部と溝の下側とにそ
れぞれソース・ドレイン領域となる拡散層を形成するこ
とにより縦形ＭＯ３ＦＥＴを形成し、表面に所定のパタ
ーンにビット線を形成し、一方の拡散層はコンタクトホ
ールを介してビット線と接続され他方の拡ｎｔｔｍは共
通電流帰線となるようにしたものである。
ほぼ垂直に形成された溝の内面にゲート電極となるワー
ド線を形成しチャネルｉＪｌ域の上部と溝の下側とにそ
れぞれソース・ドレイン領域となる拡散層を形成するこ
とにより縦形ＭＯ３ＦＥＴを形成し、表面に所定のパタ
ーンにビット線を形成し、一方の拡散層はコンタクトホ
ールを介してビット線と接続され他方の拡ｎｔｔｍは共
通電流帰線となるようにしたものである。
本発明を実施例に基づき詳細に説明す今、第１図に本発
明に係わる読出し専用メモリーの一実施例を示す、第１
図において、１は縦形ＭＯＳＦＥＴのゲート電極ともな
るワード線としての多結晶シリコン膜、２はｎ形の拡散
層に接続されるビット４％、１３はｎ形のビット線接続
用拡散層、３はビット＆？１２と拡散層１３とを接続す
るコンタクトホール、４はｎ形の共通電流帰線用拡１１
に層、５は闇値電圧制御用のｐ形の不純物を含むチャネ
ルドープ層、１１はｐ形の半導体基板、９ａは半導体基
板１１の主表面にほぼ垂直をなす側面を°有する格子状
の溝、１０ａは溝９ａにより生じた凸状のチャネル領域
、１２はシリコン酸化膜、１５はシリコン窒化膜、１７
は多結晶シリコン１模１を形成するためのゲート絶縁膜
、２１はシリコン酸化膜、２３は多結晶シリコン膜であ
る。ここで情９１ ｒ ＯＪ 、 ｒ Ｉ Ｊの書込
みはこのコンタクトボール３の有無で行なう。この構成
では０．５μｍルールを用いた場合、メモリーセル寸法
は約２μｍ２程度となり、十分な高密度化が実現できる
。また、セル内トランジスタとしての縦形ＭＯＳ Ｆ
ＥＴはｇ９ａの四側面をチャネルとしたので、チャネル
幅を大きく取れ、大負荷駆動能力を有し、ビット線を高
速に駆動できると共にビット線信号を検出する回路が容
易にｔＭ成できるという利点を有する。さらに、セル内
素子分離領域をセルファライン的に形成することが可能
で特別な分離領域形成を必要としない。
明に係わる読出し専用メモリーの一実施例を示す、第１
図において、１は縦形ＭＯＳＦＥＴのゲート電極ともな
るワード線としての多結晶シリコン膜、２はｎ形の拡散
層に接続されるビット４％、１３はｎ形のビット線接続
用拡散層、３はビット＆？１２と拡散層１３とを接続す
るコンタクトホール、４はｎ形の共通電流帰線用拡１１
に層、５は闇値電圧制御用のｐ形の不純物を含むチャネ
ルドープ層、１１はｐ形の半導体基板、９ａは半導体基
板１１の主表面にほぼ垂直をなす側面を°有する格子状
の溝、１０ａは溝９ａにより生じた凸状のチャネル領域
、１２はシリコン酸化膜、１５はシリコン窒化膜、１７
は多結晶シリコン１模１を形成するためのゲート絶縁膜
、２１はシリコン酸化膜、２３は多結晶シリコン膜であ
る。ここで情９１ ｒ ＯＪ 、 ｒ Ｉ Ｊの書込
みはこのコンタクトボール３の有無で行なう。この構成
では０．５μｍルールを用いた場合、メモリーセル寸法
は約２μｍ２程度となり、十分な高密度化が実現できる
。また、セル内トランジスタとしての縦形ＭＯＳ Ｆ
ＥＴはｇ９ａの四側面をチャネルとしたので、チャネル
幅を大きく取れ、大負荷駆動能力を有し、ビット線を高
速に駆動できると共にビット線信号を検出する回路が容
易にｔＭ成できるという利点を有する。さらに、セル内
素子分離領域をセルファライン的に形成することが可能
で特別な分離領域形成を必要としない。
第２図に本発明の他の実施例を示す。第２図において、
６はビット線用引出し電極としての多結晶シリコン膜、
９ｂは半導体基板１１の主表面にほぼ垂直をなす側面を
存する島状の溝、１０ｂは溝９ｂにより生じた凸状のチ
ャネル領域、３１は層間絶縁膜としての燐硅化ガラス膜
である。この実施例における構成は、第１図の実施例に
おける構成の共１ｆｆｌ電流帰線用拡散層とビット線接
続用拡散層とを交換したもので、凸状のチャネル領域１
０ｂの上部に拡散層４が格子状に形成されており、拡散
層４の抵抗低下に有効である。こめ実施例におけるメモ
リーセル面積も約２μｍ２程度であり、第１図の実施例
と同程度のセル面積である。悄和「ＯＪ、ｒｌＪの書込
みはコンタクトホール３の有無で行なう。
６はビット線用引出し電極としての多結晶シリコン膜、
９ｂは半導体基板１１の主表面にほぼ垂直をなす側面を
存する島状の溝、１０ｂは溝９ｂにより生じた凸状のチ
ャネル領域、３１は層間絶縁膜としての燐硅化ガラス膜
である。この実施例における構成は、第１図の実施例に
おける構成の共１ｆｆｌ電流帰線用拡散層とビット線接
続用拡散層とを交換したもので、凸状のチャネル領域１
０ｂの上部に拡散層４が格子状に形成されており、拡散
層４の抵抗低下に有効である。こめ実施例におけるメモ
リーセル面積も約２μｍ２程度であり、第１図の実施例
と同程度のセル面積である。悄和「ＯＪ、ｒｌＪの書込
みはコンタクトホール３の有無で行なう。
第３図にさらに他の実施例を示す、第１図、第２図の実
施例は情報の書込みをコンタクトホール３の有無で行な
うものであるが、第３図に示す実施例はこの情報の書込
みを闇値電圧制御用のｐ形不純物を含むチャネルドープ
層５の不純物濃度の高低で行なうものである一、チャネ
ルドープ層５の不純物濃度を］ Ｑ ” ｃｍ −”程
度とｌ Ｑ ” ｃｎ −”程度以上に設定することに
より、闇値電圧に低閾値電圧と電源電圧以上の高ＦＡ（
Ｉ！！電圧の２種を設け、ワード線１が選択された状態
で縦形ＭＯ３ＦＥＴが導通するメモリーセルと導通しな
いメモリーセルを設定し情報の書込みを行なうものであ
る。メモリーセル寸法は第１図、第２図の実施例と同じ
く、約２μｍ２程度となる。この実施例では仕上がった
マスクＲＯＭのレイアウトパターンは全ビット同一であ
り、書込み情報に対して機密保持が可能であるという長
所を有する。
施例は情報の書込みをコンタクトホール３の有無で行な
うものであるが、第３図に示す実施例はこの情報の書込
みを闇値電圧制御用のｐ形不純物を含むチャネルドープ
層５の不純物濃度の高低で行なうものである一、チャネ
ルドープ層５の不純物濃度を］ Ｑ ” ｃｍ −”程
度とｌ Ｑ ” ｃｎ −”程度以上に設定することに
より、闇値電圧に低閾値電圧と電源電圧以上の高ＦＡ（
Ｉ！！電圧の２種を設け、ワード線１が選択された状態
で縦形ＭＯ３ＦＥＴが導通するメモリーセルと導通しな
いメモリーセルを設定し情報の書込みを行なうものであ
る。メモリーセル寸法は第１図、第２図の実施例と同じ
く、約２μｍ２程度となる。この実施例では仕上がった
マスクＲＯＭのレイアウトパターンは全ビット同一であ
り、書込み情報に対して機密保持が可能であるという長
所を有する。
なお、以上の各実施例についての説明はｎチャネル縦形
ＭＯＳＦＥＴを対象に行なったが、極性を反転するのみ
でｐチャネル縦形ＭＯＳ Ｆ ＥＴにも適用できること
は・言うまでもない。
ＭＯＳＦＥＴを対象に行なったが、極性を反転するのみ
でｐチャネル縦形ＭＯＳ Ｆ ＥＴにも適用できること
は・言うまでもない。
次に以上のように構成された読出し専用メモリーの製造
方法の実施例について述べる。なお説明はビット線のコ
ンタクト書込みの場合について行なう。
方法の実施例について述べる。なお説明はビット線のコ
ンタクト書込みの場合について行なう。
第４図ｔａｌ〜（１）は第１図に示す装置の製造方法の
一実施例を説明するための各工程の断面図である。
一実施例を説明するための各工程の断面図である。
ｐ形半導体基板としてのシリコン裁板１１の表面に熱酸
化法により約１５００人のシリコン酸化膜１２を形成し
、その後シリコン基板１１に、コンタクトホールを介し
てビット線と接続される浅いｎ形の拡散１１３を砒素の
イオン注入により０．２μｍの深さ程度に形成する（第
４図（ａｌ）、次に化学的気相成長法（以下ｒＣＶＤ法
」と略称する）にて約１μｍ厚のシリコン酸化１１ｉｉ
１４と約１５００人厚のシリコン窒化膜１５とから成る
積Ｎ膜を形成ムシレジスト塗布後ビット線方向と平行な
溝に対しては約０．５μｍ幅、またワード線方向と平行
な溝に対しては約１゜０μｍ幅となる格子状の溝レジス
トパターイ１６を形成する（第４図（ｂ））、この溝レ
ジストパターン１６をマスクにシリコン酸化膜１４．シ
リコン窒化膜１５、シリコン酸化膜１２の積ＷＪ膜をエ
ツチングし、レジスト除去後この積層膜をマスクに反応
性イオンエツチングにてシリ、コン基）反１１をエツチ
ングし、１〜２μｍ程度の深さの格子状の溝９ａと凸状
のチャネル領域１０ａを形成する（第４図（Ｃ１）、弗
酸系溶液によりシリコン酸化膜１４を除去後、弗硝酸系
の混合液により格子状のｉＭ’９ａ内のシリコン表面を
１０００人程度エソチングし、格子状の溝９ａ内面の汚
染層を除去する０次に熱酸化により３００人程度のゲー
ト絶縁膜としてのシリコン酸化膜１７を形成し、硼素の
イオン注入により表面から所定の深さの領域にチャネル
ドープ層５を形成する（第４図Ｔｄ））、次に、フォス
フイン添加のモノシランガスを用いた減圧ＣＶＤ法によ
るシリコン基板１１の表面と格子状の溝９ａの側面およ
び底面での多結晶シリコンの成長速度の違いを利用して
、シリコン基板１１の表面で７０００人、格子状の溝９
ａ内面で３０００人程度０多結晶シリコン膜１を形成す
る。
化法により約１５００人のシリコン酸化膜１２を形成し
、その後シリコン基板１１に、コンタクトホールを介し
てビット線と接続される浅いｎ形の拡散１１３を砒素の
イオン注入により０．２μｍの深さ程度に形成する（第
４図（ａｌ）、次に化学的気相成長法（以下ｒＣＶＤ法
」と略称する）にて約１μｍ厚のシリコン酸化１１ｉｉ
１４と約１５００人厚のシリコン窒化膜１５とから成る
積Ｎ膜を形成ムシレジスト塗布後ビット線方向と平行な
溝に対しては約０．５μｍ幅、またワード線方向と平行
な溝に対しては約１゜０μｍ幅となる格子状の溝レジス
トパターイ１６を形成する（第４図（ｂ））、この溝レ
ジストパターン１６をマスクにシリコン酸化膜１４．シ
リコン窒化膜１５、シリコン酸化膜１２の積ＷＪ膜をエ
ツチングし、レジスト除去後この積層膜をマスクに反応
性イオンエツチングにてシリ、コン基）反１１をエツチ
ングし、１〜２μｍ程度の深さの格子状の溝９ａと凸状
のチャネル領域１０ａを形成する（第４図（Ｃ１）、弗
酸系溶液によりシリコン酸化膜１４を除去後、弗硝酸系
の混合液により格子状のｉＭ’９ａ内のシリコン表面を
１０００人程度エソチングし、格子状の溝９ａ内面の汚
染層を除去する０次に熱酸化により３００人程度のゲー
ト絶縁膜としてのシリコン酸化膜１７を形成し、硼素の
イオン注入により表面から所定の深さの領域にチャネル
ドープ層５を形成する（第４図Ｔｄ））、次に、フォス
フイン添加のモノシランガスを用いた減圧ＣＶＤ法によ
るシリコン基板１１の表面と格子状の溝９ａの側面およ
び底面での多結晶シリコンの成長速度の違いを利用して
、シリコン基板１１の表面で７０００人、格子状の溝９
ａ内面で３０００人程度０多結晶シリコン膜１を形成す
る。
この時格子状の溝９ａの溝幅の広い側では多結晶シリコ
ン膜１は完全には埋め込まれず、溝幅の狭い側では後記
の第４図（１）に示すように完全に埋め込まれることと
なる（第４図（ｅｌ）、続いて反応性イオンエツチング
のエツチング異方性を利用し、多結晶シリコンのバック
エッチにより溝幅の広い側の底部の多結晶シリコン膜の
みを除去し、砒素のイオン注入により、格子状の溝９ａ
の下側のみに、共通電流帰線となる０、２μｍ程度の深
さのｎ形の拡散層４を形成する（第４図（ｆ））。弗酸
系溶液で格子状の溝の底部のゲート酸化膜１７をエツチ
ング除去後、６００〜６５０℃のウェット酸化にて多結
晶シリコン膜ｌの表面に１５００人の絶ｋＳ ＩＩＲと
してのシリコン酸化膜２１を形成する。このとき格子状
のｉ９ａの底部のシリコン基板１１の表面に１００人程
程度絶縁膜としてのシリコン酸化膜２２が形成される（
第４図（幻）。弗酸系溶液による工°ツチングにより格
子状の；霧９．Ｉの底部のシリコン酸化膜２２を除去し
、続いて高濃度に燐が添加された多結晶シリコン膜２３
を格子状の溝９ａ内に埋め込むようにＣＶＤ法により約
２５００〜３０００人形成する（第４図（ｈ））。次に
反応性イオンエツチングにてバンクエッチを行ない、シ
リコン基板１１表面の多結晶シリコン膜２３をエツチン
グ除去し、シリコン酸化膜２１を露出させ、熱酸化によ
り多結晶シリコン２３表面に絶縁膜としてのシリコン酸
化膜２４を形成する（第４図（ｌ））。レジストを塗布
し、リソグラフィ一工程により書込み情報に応じたピッ
ｌ−線のコンタクトホールのレジストパターン２５を形
成し、このレジストパターン２５をマスクに反応性イオ
ンエツチングによりシリコン酸化膜２１．多結晶シリコ
ン１、シリコン窒化膜１５．シリコン酸化膜１２を加工
゛処理する（第４図Ｏ））、レジスト除去後熱酸化によ
りビット線の゛コンタクトホール内側面に酸化膜２６を
形成した後、反応性イオンエツチングにてコンタクトホ
ール内底部の酸化膜のみを除去し、アルミニウムを付着
後、ビット線２として加工形成する（第４図（ｋ））。
ン膜１は完全には埋め込まれず、溝幅の狭い側では後記
の第４図（１）に示すように完全に埋め込まれることと
なる（第４図（ｅｌ）、続いて反応性イオンエツチング
のエツチング異方性を利用し、多結晶シリコンのバック
エッチにより溝幅の広い側の底部の多結晶シリコン膜の
みを除去し、砒素のイオン注入により、格子状の溝９ａ
の下側のみに、共通電流帰線となる０、２μｍ程度の深
さのｎ形の拡散層４を形成する（第４図（ｆ））。弗酸
系溶液で格子状の溝の底部のゲート酸化膜１７をエツチ
ング除去後、６００〜６５０℃のウェット酸化にて多結
晶シリコン膜ｌの表面に１５００人の絶ｋＳ ＩＩＲと
してのシリコン酸化膜２１を形成する。このとき格子状
のｉ９ａの底部のシリコン基板１１の表面に１００人程
程度絶縁膜としてのシリコン酸化膜２２が形成される（
第４図（幻）。弗酸系溶液による工°ツチングにより格
子状の；霧９．Ｉの底部のシリコン酸化膜２２を除去し
、続いて高濃度に燐が添加された多結晶シリコン膜２３
を格子状の溝９ａ内に埋め込むようにＣＶＤ法により約
２５００〜３０００人形成する（第４図（ｈ））。次に
反応性イオンエツチングにてバンクエッチを行ない、シ
リコン基板１１表面の多結晶シリコン膜２３をエツチン
グ除去し、シリコン酸化膜２１を露出させ、熱酸化によ
り多結晶シリコン２３表面に絶縁膜としてのシリコン酸
化膜２４を形成する（第４図（ｌ））。レジストを塗布
し、リソグラフィ一工程により書込み情報に応じたピッ
ｌ−線のコンタクトホールのレジストパターン２５を形
成し、このレジストパターン２５をマスクに反応性イオ
ンエツチングによりシリコン酸化膜２１．多結晶シリコ
ン１、シリコン窒化膜１５．シリコン酸化膜１２を加工
゛処理する（第４図Ｏ））、レジスト除去後熱酸化によ
りビット線の゛コンタクトホール内側面に酸化膜２６を
形成した後、反応性イオンエツチングにてコンタクトホ
ール内底部の酸化膜のみを除去し、アルミニウムを付着
後、ビット線２として加工形成する（第４図（ｋ））。
以上の図は溝幅の広い、ビット線に平行な面での断面図
であるが、溝幅の狭いワード線に平行な面での最終工程
での断面図は第４図（１）に示すようになる。
であるが、溝幅の狭いワード線に平行な面での最終工程
での断面図は第４図（１）に示すようになる。
次に第２図に示す装置の製造方法の一実施例について説
明する。第５図（ａ）〜に）は第２図に示す装置の製造
方法の一実施例を説明するための各工程の断面図である
。第５図に示された製造工程は、第４図に示されたもの
が溝の凸顧域を素子領域として用いていたのに対し、溝
の凹領域を素子領域として用いているものである。以下
図面に従って説明する。
明する。第５図（ａ）〜に）は第２図に示す装置の製造
方法の一実施例を説明するための各工程の断面図である
。第５図に示された製造工程は、第４図に示されたもの
が溝の凸顧域を素子領域として用いていたのに対し、溝
の凹領域を素子領域として用いているものである。以下
図面に従って説明する。
ｐ形シリコン基板１１の表面に熱酸化法により約１５０
０人のシリコン酸化膜１２を形成し、その後シリコン基
板１１に共通電流帰線となる浅いｎ形の拡散層４を砒素
のイオン注入により０．２μｍの深さ程度に形成す慝（
第５図（ａ））。次に化学的気相成長法（以下ｒ ＣＶ
Ｄ’法」と略称する）にて約１μｍ厚のシリコン酸化
膜１４と約１５００人厚のシリコン窒化膜１５とから成
る積層膜を形成しレジストを塗布する。溝は第４図の場
合と異なり島状に形成され、またチャネル領域は格子状
に形成されるが、この時ビット線と平行な方向にあるチ
ャネル領域の幅は狭く約０．５μｍとし、またワード線
方向と平行な方向にある幅は広く約１．０μｍ幅とした
溝レジストパターン１６を形成する（第５図山））、こ
の溝レジストパターン１６をマスクにシリコン酸化膜１
４．シリコン窒化膜１５．シリコン酸化膜１２の積層膜
をエツチングし、レジスト除去後この積層膜をマスクに
反応性イオンエツチングにてシリコン基板１１をエーツ
チングし、１〜２μｍ程度の深さの島状の溝９ｂを形成
する（第５図（Ｃ））。弗酸系溶液によりシリコン酸化
膜１４を除去後°、弗硝酸系の混合液により島状の溝９
ｂ内のシリコン表面を１０００人程度エツチングし、島
状の溝９ｂ内面の汚染層を除去する。次に熱酸化により
３００人程程度ゲートｖＡ縁膜としてのシリコン酸化膜
１７を形成し、硼素のイオン注入により表面から所定の
深さの９■域にチャネルドープ層５を形成する（第５図
＋ｄ））。
０人のシリコン酸化膜１２を形成し、その後シリコン基
板１１に共通電流帰線となる浅いｎ形の拡散層４を砒素
のイオン注入により０．２μｍの深さ程度に形成す慝（
第５図（ａ））。次に化学的気相成長法（以下ｒ ＣＶ
Ｄ’法」と略称する）にて約１μｍ厚のシリコン酸化
膜１４と約１５００人厚のシリコン窒化膜１５とから成
る積層膜を形成しレジストを塗布する。溝は第４図の場
合と異なり島状に形成され、またチャネル領域は格子状
に形成されるが、この時ビット線と平行な方向にあるチ
ャネル領域の幅は狭く約０．５μｍとし、またワード線
方向と平行な方向にある幅は広く約１．０μｍ幅とした
溝レジストパターン１６を形成する（第５図山））、こ
の溝レジストパターン１６をマスクにシリコン酸化膜１
４．シリコン窒化膜１５．シリコン酸化膜１２の積層膜
をエツチングし、レジスト除去後この積層膜をマスクに
反応性イオンエツチングにてシリコン基板１１をエーツ
チングし、１〜２μｍ程度の深さの島状の溝９ｂを形成
する（第５図（Ｃ））。弗酸系溶液によりシリコン酸化
膜１４を除去後°、弗硝酸系の混合液により島状の溝９
ｂ内のシリコン表面を１０００人程度エツチングし、島
状の溝９ｂ内面の汚染層を除去する。次に熱酸化により
３００人程程度ゲートｖＡ縁膜としてのシリコン酸化膜
１７を形成し、硼素のイオン注入により表面から所定の
深さの９■域にチャネルドープ層５を形成する（第５図
＋ｄ））。
次に、フォスフイン添加のモノシランガスを用いた減圧
ＣＶＤ法によるシリコン基板１１の表面と島状のｓ９ｂ
の側面および底面での多結晶シリコンの成長速度の違い
を利用して、シリコン基板１１の表面で７０００人、溝
内面で３０００人程度０多結晶シリコン膜１を形成する
。（第５図（ｅ））。続いて反応性イオンエツチングの
エツチング異方性を利用し、多結晶シリコンのバンクエ
ッチにより島状の溝９ｂの底部の多結晶シリコンｎ９の
みを除去する。（第４図（ｆ））。弗酸系溶液で島状の
溝９ｂの底部のシリコン酸化膜１７をエツチング除去後
、６００〜６５０°Ｃのウェット酸化にて多結晶シリコ
ン膜１の表面に１５００人の絶縁膜としてのシリコン酸
化膜２１を形成する。このとき島状のｔｌｔ９ｂの底部
のシリコン基板１１の表面に１００人程程度絶縁膜とし
てのシリコン酸化１！、！２２が形成される（第５図（
Ｃ１）、弗酸系溶液によるエツチングにより島状の溝９
ｂの底部のシリコン酸化膜２２を除去し、続いて高濃度
に燐が添加された多結晶シリコンｎり６を島状の溝９ｂ
内に埋め込むようにＣＶＤ法により約２５００〜３００
０人形成した後、熱処理により燐を拡ｆｌｓ！させ島状
の溝９ｂの下側にｎ形の拡散層１３を形成する（第４図
（ｈ））。次にリソグラフィ一工程により所定のワード
線用加ニレジストパターン２８を形成し、このレジスト
パターン２８をマスクに反応性イオンエツチングにより
、多結晶シリコンＩＩＡ Ｇ Ｉ シリコン酸化膜２
１．多結晶シリコン膜１を順次エツチングする（第４図
（１））。レジストを除去後新たにリソグラフィ一工程
により所定の多結晶シリコン膜の加工用レジストパター
ン２９を形成し、これをマスクに多結晶シリコン膜６を
工、ツチングする（第５図Ｕ））−レジストを除去後露
出した多結晶シリコン１の側面と多結晶シリコン６の表
面に熱酸化により１０００人の絶縁膜としてのシリコシ
酸化膜３０を形成し、眉間絶縁膜として焼砂化ガラス膜
３１をＣＶＤ法にて付着させた後リフローさセ・る（第
５図（ｋｌ）、レジスト塗布後リソグラフィ一工程にて
書込み情報に応じたビット線のコンタクトホールパター
ンを形成し、このレジストパターンをマスクに反応性イ
オンエツチングにて焼砂化ガラス膜３１を加工処理する
。レジストを除去後、アルミニウムを付着させビット線
２として加工形成する（第５図（１１）、以上の第５図
＋ａ）〜（１）の断面図は島状のｍ９ｂの溝間隔が広い
ビット線に平行な面での断面図であるが、溝間隔が狭い
ワード線に平行な面での最終工程での断面図は第５図１
ｍ）に示すようになる。
ＣＶＤ法によるシリコン基板１１の表面と島状のｓ９ｂ
の側面および底面での多結晶シリコンの成長速度の違い
を利用して、シリコン基板１１の表面で７０００人、溝
内面で３０００人程度０多結晶シリコン膜１を形成する
。（第５図（ｅ））。続いて反応性イオンエツチングの
エツチング異方性を利用し、多結晶シリコンのバンクエ
ッチにより島状の溝９ｂの底部の多結晶シリコンｎ９の
みを除去する。（第４図（ｆ））。弗酸系溶液で島状の
溝９ｂの底部のシリコン酸化膜１７をエツチング除去後
、６００〜６５０°Ｃのウェット酸化にて多結晶シリコ
ン膜１の表面に１５００人の絶縁膜としてのシリコン酸
化膜２１を形成する。このとき島状のｔｌｔ９ｂの底部
のシリコン基板１１の表面に１００人程程度絶縁膜とし
てのシリコン酸化１！、！２２が形成される（第５図（
Ｃ１）、弗酸系溶液によるエツチングにより島状の溝９
ｂの底部のシリコン酸化膜２２を除去し、続いて高濃度
に燐が添加された多結晶シリコンｎり６を島状の溝９ｂ
内に埋め込むようにＣＶＤ法により約２５００〜３００
０人形成した後、熱処理により燐を拡ｆｌｓ！させ島状
の溝９ｂの下側にｎ形の拡散層１３を形成する（第４図
（ｈ））。次にリソグラフィ一工程により所定のワード
線用加ニレジストパターン２８を形成し、このレジスト
パターン２８をマスクに反応性イオンエツチングにより
、多結晶シリコンＩＩＡ Ｇ Ｉ シリコン酸化膜２
１．多結晶シリコン膜１を順次エツチングする（第４図
（１））。レジストを除去後新たにリソグラフィ一工程
により所定の多結晶シリコン膜の加工用レジストパター
ン２９を形成し、これをマスクに多結晶シリコン膜６を
工、ツチングする（第５図Ｕ））−レジストを除去後露
出した多結晶シリコン１の側面と多結晶シリコン６の表
面に熱酸化により１０００人の絶縁膜としてのシリコシ
酸化膜３０を形成し、眉間絶縁膜として焼砂化ガラス膜
３１をＣＶＤ法にて付着させた後リフローさセ・る（第
５図（ｋｌ）、レジスト塗布後リソグラフィ一工程にて
書込み情報に応じたビット線のコンタクトホールパター
ンを形成し、このレジストパターンをマスクに反応性イ
オンエツチングにて焼砂化ガラス膜３１を加工処理する
。レジストを除去後、アルミニウムを付着させビット線
２として加工形成する（第５図（１１）、以上の第５図
＋ａ）〜（１）の断面図は島状のｍ９ｂの溝間隔が広い
ビット線に平行な面での断面図であるが、溝間隔が狭い
ワード線に平行な面での最終工程での断面図は第５図１
ｍ）に示すようになる。
なお第４図、第５図の製造工程とも情報の書込みをビッ
ト線のコンタクトホールにて行なう場合を示したが、第
４図（ｄ）、第５図（ｄｌの工程におけるチャネルドー
プ層の形成において、情報に応じたマスクを用意し、こ
のマスクを通してチャネルドープを行なうことにより簡
単に闇値電圧をメモリーセル毎に変化させることが可能
であり、チャネルドープ書込みに対しても同様の製造工
程が利用できる。また第５図の実施例において、第５図
（ｈｌに示す拡散Ｊｉ１３は熱処理による拡散層である
が、これを第４１図（ｆ）に示すような方法でイオン注
入により形成してもよい。
ト線のコンタクトホールにて行なう場合を示したが、第
４図（ｄ）、第５図（ｄｌの工程におけるチャネルドー
プ層の形成において、情報に応じたマスクを用意し、こ
のマスクを通してチャネルドープを行なうことにより簡
単に闇値電圧をメモリーセル毎に変化させることが可能
であり、チャネルドープ書込みに対しても同様の製造工
程が利用できる。また第５図の実施例において、第５図
（ｈｌに示す拡散Ｊｉ１３は熱処理による拡散層である
が、これを第４１図（ｆ）に示すような方法でイオン注
入により形成してもよい。
以上詳細に説明したように本発明は、半導体基板の主表
面にほぼ垂直に形成された溝の内面にゲート電極となる
ワード線を形成しヂャネル領域の上部と溝の下側とにそ
れぞれソース・ドにイン領域となる拡散層を形成するこ
とによりセル内トランジスタとしての縦形ＭＯ３ＦＥＴ
を形成し９表面に所定のパターンにビット線を形成し、
一方の拡散層はコンタクトホールを介してビット線と接
続され他方の拡散層は共通電流帰線となるようにしたの
で、メモリーセル寸法を低減でき、高密度化が実現でき
るという効果がある。
面にほぼ垂直に形成された溝の内面にゲート電極となる
ワード線を形成しヂャネル領域の上部と溝の下側とにそ
れぞれソース・ドにイン領域となる拡散層を形成するこ
とによりセル内トランジスタとしての縦形ＭＯ３ＦＥＴ
を形成し９表面に所定のパターンにビット線を形成し、
一方の拡散層はコンタクトホールを介してビット線と接
続され他方の拡散層は共通電流帰線となるようにしたの
で、メモリーセル寸法を低減でき、高密度化が実現でき
るという効果がある。
第１図（ａ）は本発明に係わる読出し専用メモリーの一
実施例を示すパターン図、第１図山）はそのＡ−Ａ断面
図、第２図（ａｌは他の実施例を示すバターン図、第２
図（ｂｌはそのＡ−Ａ断面図、第３図はさらに他の実施
例を示す断面図、第４図は第１図に示す装置の製造方法
の一実施例を示す各工程の断面図、第５図は第２図に示
す装置の製造方法の一実施例を示す各工程の断面図であ
る。 １．６．２３・・・・多結晶シリコン１模、２・・・・
ビン）ｉＪＬ３・・”コンタクトホール、４．１３・・
・・拡散層、５・・・・チャネルドープ層、９ａ、９ｂ
・・・・溝、ｌＯａ、１０ｂ・・・・チャネル領域、１
１・・・・シリコン基板、１２，１４゜１７．２１，２
２，２４，２６．３０ ・・・・シリコン酸化膜、１５
・・・・シリコン窒化膜、１６．２５．２８．２９
・・・・レジストパターン、３１・・・・焼砂化ガラス
膜。
実施例を示すパターン図、第１図山）はそのＡ−Ａ断面
図、第２図（ａｌは他の実施例を示すバターン図、第２
図（ｂｌはそのＡ−Ａ断面図、第３図はさらに他の実施
例を示す断面図、第４図は第１図に示す装置の製造方法
の一実施例を示す各工程の断面図、第５図は第２図に示
す装置の製造方法の一実施例を示す各工程の断面図であ
る。 １．６．２３・・・・多結晶シリコン１模、２・・・・
ビン）ｉＪＬ３・・”コンタクトホール、４．１３・・
・・拡散層、５・・・・チャネルドープ層、９ａ、９ｂ
・・・・溝、ｌＯａ、１０ｂ・・・・チャネル領域、１
１・・・・シリコン基板、１２，１４゜１７．２１，２
２，２４，２６．３０ ・・・・シリコン酸化膜、１５
・・・・シリコン窒化膜、１６．２５．２８．２９
・・・・レジストパターン、３１・・・・焼砂化ガラス
膜。
Claims (8)
- （１）第１導電形の半導体基板の主表面にほぼ垂直に形
成された溝にゲート電極となるワード線が形成され、前
記溝により生じた凸状のチャネル領域の上部と前記溝の
下側とに第２導電形のソース・ドレイン領域となる拡散
層がそれぞれ形成された縦形ＭＯＳＦＥＴと、表面に所
定のパターンに形成されたビット線とを備え、一方の拡
散層はコンタクトホールを介してビット線と接続され他
方の拡散層は共通電流帰線となることを特徴とする読出
し専用メモリー。 - （２）コンタクトホールは、書込み情報に対応して形成
されることを特徴とする特許請求の範囲第１項記載の読
出し専用メモリー。 - （３）凸状のチャネル領域は、不純物濃度の高低が書込
み情報に対応したチャネルドープ層を有することを特徴
とする特許請求の範囲第１項の読出し専用メモリー。 - （４）第１導電形の半導体基板の所定領域の主表面に第
２導電形の第１の拡散層を形成する工程と、前記所定領
域内の所定位置に主表面とほぼ垂直な側面を有する溝を
形成して凸状のチャネル領域を形成する工程と、ゲート
絶縁膜を介して前記溝内に導電体を溝を埋め込まないよ
うに形成した後底部の導電体とゲート絶縁膜を除去して
前記溝の側面にゲート電極となるワード線を形成する工
程と、前記溝の下側に第２導電形の第２の拡散層を形成
する工程と、表面に絶縁膜を形成する工程と、コンタク
トホールを形成する工程と、導電体をパターン形状に加
工することにより絶縁膜の表面にビット線を形成する工
程とを有することを特徴とする読出し専用メモリーの製
造方法。 - （５）第２の拡散層を形成する工程は、イオン注入によ
り第２導電形の拡散層を形成する工程であることを特徴
とする特許請求の範囲第４項記載の読出し専用メモリー
の製造方法。 - （６）第２の拡散層を形成する工程は、第２の導電形の
拡散層の形成が可能な不純物を含む導電体を前記溝の底
部の半導体基板に接触しかつ前記溝を埋め込むように形
成する工程と、熱処理により第２導電形の拡散層を溝の
下側に形成する工程とから成ることを特徴とする特許請
求の範囲第４項記載の読出し専用メモリーの製造方法。 - （７）コンタクトホールを形成する工程は、第１の拡散
層の上方の絶縁膜、ワード線を形成するための導電体お
よびゲート絶縁膜にコンタクトホールを形成する工程と
、導電体のコンタクトホール側面に絶縁膜を形成する工
程とから成ることを特徴とする特許請求の範囲第４項記
載の読出し専用メモリーの製造方法。 - （８）コンタクトホールを形成する工程は、第２の拡散
層に接触する導電体の上方の絶縁膜にコンタクトホール
を形成する工程であることを特徴とする特許請求の範囲
第６項記載の読出し専用メモリーの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15795584A JPS6135554A (ja) | 1984-07-28 | 1984-07-28 | 読出し専用メモリ−およびその製造方法 |
| US06/759,009 US4630237A (en) | 1984-07-28 | 1985-07-24 | Read-only memory and method of manufacturing the same |
| KR1019850005395A KR890004470B1 (ko) | 1984-07-28 | 1985-07-27 | 독출전용 기억장치와 그 제조방법 |
| DE19853527502 DE3527502A1 (de) | 1984-07-28 | 1985-07-29 | Festwertspeicher und verfahren zur herstellung desselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15795584A JPS6135554A (ja) | 1984-07-28 | 1984-07-28 | 読出し専用メモリ−およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135554A true JPS6135554A (ja) | 1986-02-20 |
Family
ID=15661108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15795584A Pending JPS6135554A (ja) | 1984-07-28 | 1984-07-28 | 読出し専用メモリ−およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4630237A (ja) |
| JP (1) | JPS6135554A (ja) |
| KR (1) | KR890004470B1 (ja) |
| DE (1) | DE3527502A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7132769B2 (en) | 2003-08-29 | 2006-11-07 | Japan Servo Co., Ltd. | Capacitor motor with terminal arrangement |
Families Citing this family (22)
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|---|---|---|---|---|
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| US4791463A (en) * | 1984-10-31 | 1988-12-13 | Texas Instruments Incorporated | Structure for contacting devices in three dimensional circuitry |
| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
| US5082795A (en) * | 1986-12-05 | 1992-01-21 | General Electric Company | Method of fabricating a field effect semiconductor device having a self-aligned structure |
| JPH0687500B2 (ja) * | 1987-03-26 | 1994-11-02 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| DE3715232A1 (de) * | 1987-05-07 | 1988-11-17 | Siemens Ag | Verfahren zur substratkontaktierung bei der herstellung von durch isolationsgraeben getrennten bipolartransistorschaltungen |
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| JP2507502B2 (ja) * | 1987-12-28 | 1996-06-12 | 三菱電機株式会社 | 半導体装置 |
| US5100823A (en) * | 1988-02-29 | 1992-03-31 | Motorola, Inc. | Method of making buried stacked transistor-capacitor |
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| JPH04354159A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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