JPH04354159A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH04354159A
JPH04354159A JP3128066A JP12806691A JPH04354159A JP H04354159 A JPH04354159 A JP H04354159A JP 3128066 A JP3128066 A JP 3128066A JP 12806691 A JP12806691 A JP 12806691A JP H04354159 A JPH04354159 A JP H04354159A
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mos transistor
groove
mos
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transistors
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JP3128066A
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Hajime Arai
新井　肇
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Mitsubishi Electric Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特にＮＡＮＤ型マスクＲＯＭ（Ｒｅａｄ　　Ｏｎｌｙ　
　Ｍｅｍｏｒｙ）の高集積化構造に関するものである。
【０００２】
【従来の技術】図１７は、ｎチャネル型トランジスタを
用いた従来のＮＡＮＤ型マスクＲＯＭのメモリセルアレ
イの等価回路図であり、図１１は、図１７に対応するメ
モリセルアレイの平面構造図である。両図を参照して、
シリコン基板の主表面には複数のＭＯＳトランジスタが
直列接合された第１ＭＯＳトランジスタ列（ａ列）と第
２ＭＯＳトランジスタ列（ｂ列）が列方向に延びて互い
に平行に形成されている。２つのトランジスタ列（ａ列
、ｂ列）の間は各々ＬＯＣＯＳ（Ｌｏｃａｌ　　Ｏｘｉ
ｄａｔｉｏｎ　　ｏｆ　　Ｓｉｌｉｃｏｎ）分離膜４に
よって絶縁分離されている。シリコン基板主表面の行方
向にはＭＯＳトランジスタのゲート電極（３Ｓ０、３Ｓ
１）およびワード線（３０〜３７）が互いに平行に延び
て形成されている。
【０００３】図１２は図１１中の切断線Ｘ−Ｘに沿った
方向からの断面構造である。シリコン基板６の主表面上
に形成される複数のＭＯＳトランジスタは各々の不純物
領域を共有するように直列に接続されている。複数のＭ
ＯＳトランジスタを含むＭＯＳトランジスタ列にはエン
ハンスメント型のトランジスタとデプレッション型のト
ランジスタが含まれる。デプレッション型トランジスタ
は記憶するデータに応じて任意のトランジスタがデプレ
ッション型に形成されている。すなわち、このＮＡＮＤ
型マスクＲＯＭではＲＯＭデータの“１”／“０”をＭ
ＯＳトランジスタに対するデプレッション注入の“有”
／“無”で記憶している。
【０００４】次に、図１７、図１１および図１２を用い
て従来のＮＡＮＤ型マスクＲＯＭの動作について説明す
る。
【０００５】なお、図１７においてチャネル領域に斜線
を施したトランジスタ（たとえば５Ｓ０ａ、５Ｓ１ｂ、
５１ａ…）がデプレッション型トランジスタであり、そ
れ以外のものはエンハンスメント型トランジスタである
。ゲート電極３Ｓ０、３Ｓ１はＭＯＳトランジスタのａ
列またはｂ列を選択するための選択ゲートである。
【０００６】動作において、たとえばＷＬ３−ａ列のビ
ット５３ａを読出す場合には、まず選択ゲート３Ｓ０を
ＯＦＦ、３Ｓ１をＯＮにし、さらに読出しビットのワー
ドラインＷＬ３（３３）をＯＦＦ、それ以外のワードラ
インＷＬ０〜ＷＬ２、ＷＬ４〜ＷＬ７）をＯＮする。こ
のような状態においては、ｂ列側はトランジスタ５Ｓ０
ｂがＯＦＦ状態にあるため電流は流れない。また、選択
のワードライン（ＷＬ０〜ＷＬ２、ＷＬ４〜ＷＬ７）は
すべてＯＮ状態の電圧が与えられているので、この非選
択のワードラインに対応する各ビット（５０ａ〜５２ａ
、５４ａ〜５７ａ）はエンハンスメント型あるいはデプ
レッション型のいずれの型かにかかわらず電流が流れ得
る状態にある。このような状態で選択したワードライン
ＷＬ３に対応するビット５３ａが電流を流し得るか否か
によってａ列に電流が流れるか否かが決定される。 今、選択された読出しビット５３ａはデプレッション型
トランジスタとなっている。したがって読出しビット５
３ａに電流が流れることによってａ列側に電流が流れ、
ビットライン２にその電流が流れている。そしてこのビ
ット線２に通じた電流を感知することによって読出しビ
ット５３ａのデータが“１”であることが判定される。
【０００７】逆に選択ゲートの３Ｓ０をＯＮ、３Ｓ１を
ＯＦＦにし、ワード線ＷＬ３を選択した場合には、読出
しビット５３ｂはエンハンスメント型トランジスタで構
成されているため、電流パスがカットオフされる。この
ために、ｂ列には電流が流れず、読出しビット５３ｂの
データは“０”であると判定される。
【０００８】次に、各ビットを構成するＭＯＳトランジ
スタの構成について説明する。図１３は、直列接続され
たＭＯＳトランジスタの断面構造図である。各ビットを
構成するＭＯＳトランジスタ列は、デプレッション型Ｍ
ＯＳトランジスタ１０ａとエンハンスメント型ＭＯＳト
ランジスタ１０ｂとを含む。いずれのトランジスタにお
いても、基本的な構造は同じである。すなわち、１対の
Ｎ＋ソース／ドレイン１３、１３とゲート絶縁層１２お
よびゲート電極１１とを備える。デプレッション型ＭＯ
Ｓトランジスタ１０ａは少なくともチャネル領域にデプ
レッション注入層１４を有している。このデプレッショ
ン注入層１４は、ゲート電極に電圧が印加されない状態
でもソース・ドレイン領域１３、１３間に電流を流し得
る。すなわちしきい値電圧が負のものである。これに対
し、エンハンスメント型ＭＯＳトランジスタ１０ｂはゲ
ート電極１１に正のゲート電圧が印加された状態でソー
ス・ドレイン１３、１３間にドレイン電流が流れ始める
。すなわち、しきい値電圧が正である。
【０００９】次に、図１３に示す直列接続されたＭＯＳ
トランジスタ列の製造方法について説明する。図１４な
いし図１６は、図１３に示すＭＯＳトランジスタ列の製
造工程を順に示す断面構造図である。
【００１０】まず、図１４に示すように、シリコン基板
６の主表面上の所定の位置にＬＯＣＯＳ法を用いてＬＯ
ＣＯＳ分離膜を形成する（図示せず）。次に、トランジ
スタのしきい値調整のために、シリコン基板６の表面に
不純物イオン２６をイオン注入する。
【００１１】次に、図１５に示すように、シリコン基板
上のトランジスタ形成領域の所定の部分にマスク層２７
を形成する。そして、このマスク層２７を用いてシリコ
ン基板６のデプレッション型トランジスタを形成すべき
領域に、たとえばリンあるいは砒素（ｎチャネル型の場
合）の不純物イオン２８をイオン注入する。これにより
デプレッション注入層１４を形成する。
【００１２】さらに、図１６に示すように、マスク層２
７を除去した後、シリコン基板６の表面にたとえば熱酸
化法などを用いてゲート絶縁層１２を形成する。さらに
、ゲート絶縁層１２の表面上に多結晶シリコン、高融点
金属シリサイドおよび多結晶シリコンの二層膜などの導
電層を形成し、所定の形状にパターニングする。これに
より複数のゲート電極を形成する。その後、ゲート電極
をマスクとしてｎ型不純物２９をイオン注入し、ＭＯＳ
トランジスタのソース・ドレイン１３を形成する。以上
の工程によりエンハンスメント型およびデプレッション
型のＭＯＳトランジスタの直列接続構造が形成される。
【００１３】その後、層間絶縁層およびビット線、ソー
ス線を形成する。
【００１４】
【発明が解決しようとする課題】半導体装置においては
、記憶容量の増大のために集積度を向上させることは必
須の要求である。そして、集積度の向上のために、メモ
リを構成する各素子の構造を微細化することが必要とな
る。上記のような従来のＮＡＮＤ型マスクＲＯＭのメモ
リセルアレイにおいては、構造の微細化のためには直列
接続されたＭＯＳトランジスタ構造を微細化する必要が
ある。しかしながら、ＭＯＳトランジスタの微細化に対
しては以下のような問題がある。
【００１５】（１）　　図１３を参照して、ゲート電極
１１のゲート長に関しては、エンハンスメント型トラン
ジスタの場合ソース・ドレイン間の電流をカットオフで
きるだけのソース・ドレイン間の耐圧を保持し得る長さ
が必要である。すなわち、ゲート長についてはソース・
ドレイン間のパンチスルーの発生を抑制し得る程度にソ
ース・ドレイン間の距離を確保する必要がある。
【００１６】（２）　　隣接するＭＯＳトランジスタの
ゲート電極１１、１１の間隔は、パターニング工程にお
いて、露光装置の解像度、またはエッチング装置の性能
により制限される。
【００１７】上記のような制限条件により、図１３に示
す従来のマスクＲＯＭのメモリセルアレイでは、ゲート
長は約０．８μｍ、ゲート電極１１、１１の間の間隔は
０．８μｍ程度に形成されている。
【００１８】このように、従来のシリコン基板の主表面
に直列にＭＯＳトランジスタを配置した構造のメモリセ
ルアレイを有するマスクＲＯＭでは、ＭＯＳトランジス
タの特性上ならびにトランジスタの製造上の制限から微
細化構造を実現するには問題があった。
【００１９】したがって、この発明は上記のような問題
点を解決するためになされたもので、トランジスタの特
性上の制限や製造工程上の制限を受けることなく微細化
可能なメモリセルアレイを有する半導体装置およびその
製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】この発明による半導体装
置は、主表面を有する半導体基板の主表面に、互いに平
行に延びた複数の凹溝が形成されている。また、凹溝の
延びる方向と交わる方向には、複数のＭＯＳトランジス
タが直列に接続して配置された第１ＭＯＳトランジスタ
列と、この第１ＭＯＳトランジスタ列と並行に配置され
、複数のＭＯＳトランジスタが直列に接続された第２Ｍ
ＯＳトランジスタ列が形成され、さらに第１ＭＯＳトラ
ンジスタ列と前記第２ＭＯＳトランジスタ列との間には
絶縁分離領域が形成されている。この絶縁分離領域は第
１ＭＯＳトランジスタ列のＭＯＳトランジスタと第２Ｍ
ＯＳトランジスタ列のＭＯＳトランジスタとの間を絶縁
して分離する。さらに、半導体装置は、第１ＭＯＳトラ
ンジスタ列の一方端のＭＯＳトランジスタのソース・ド
レインと、第２ＭＯＳトランジスタ列の一方端のＭＯＳ
トランジスタのソース・ドレインとに接続されるビット
線と、第１ＭＯＳトランジスタ列の他方端のＭＯＳトラ
ンジスタのソース・ドレインと、前記第２ＭＯＳトラン
ジスタ列の他方端のＭＯＳトランジスタのソース・ドレ
インとに接続されるソース線とを備えている。そして、
第１ＭＯＳトランジスタ列および第２のＭＯＳトランジ
スタ列に含まれるＭＯＳトランジスタは、凹溝の底面と
凹溝に面なる基板の主表面とに形成された１対のソース
・ドレインと、１対のソース・ドレイン間に位置する凹
溝の内表面に形成されたチャネル領域と、絶縁層を介在
して凹溝の内表面上に形成されたゲート電極とを備えて
いる。
【００２１】また、この発明による半導体装置は、凹溝
の側壁に形成された第１および第２ＭＯＳトランジスタ
を備えており、この半導体装置の製造方法は、以下の工
程を備えている。まず、第１導電型の半導体基板の主表
面に凹溝を形成する。次に、半導体基板の主表面に対し
て斜め方向に第１導電型の不純物をイオン注入すること
によって、凹溝の側壁および底面の一部に第１導電型不
純物領域を形成する。さらに、半導体基板の主表面上お
よび凹溝の内表面上に絶縁層を形成する。さらに、絶縁
層の表面上に導電層を形成する。そして、導電層および
絶縁層を異方性エッチングすることによって凹溝の側壁
に接するゲート絶縁層およびゲート電極層を形成する。 その後、ゲート電極層をマスクとして前記半導体基板の
主表面および前記凹溝の底面に第２導電型の不純物をイ
オン注入する。
【００２２】
【作用】この発明による半導体装置は、基板表面に形成
した凹溝の側壁をＭＯＳトランジスタのチャネル領域と
して利用することにより、１対のソース・ドレイン間の
基板主表面に沿う方向での間隔を縮小することができる
。また、凹溝の深さに応じてゲート電極のゲート長を任
意の値に設定することができる。このために、ＭＯＳト
ランジスタのゲート長あるいはチャネル長を縮小するこ
となくＭＯＳトランジスタの平面的な構造を微細化する
ことができる。また、基板主表面に形成した凹溝の側壁
に対して斜め方向からイオン注入することにより、凹溝
の側壁にデプレッション領域を形成することができる。 これにより、エンハンスメント型とデプレッション型の
ＭＯＳトランジスタを含むマスクＲＯＭのメモリセルア
レイを製造することができる。
【００２３】
【実施例】以下、この発明の実施例について図を用いて
詳細に説明する。
【００２４】図１は、この発明の実施例によるｎチャネ
ル型ＭＯＳトランジスタを用いたＮＡＮＤ型マスクＲＯ
Ｍのメモリセルアレイの平面構造図である。この平面構
造図に対応する等価回路図が図１７に示される。シリコ
ン基板主表面の行方向には互いに平行に複数の凹溝５が
形成されている。凹溝５の延びる方向に直交する方向に
素子分離のためのＬＯＣＯＳ分離膜４が互いに平行に形
成されている。このＬＯＣＯＳ分離膜４はシリコン基板
の主表面および凹溝５の内表面に沿って形成されている
。互いに隣接する２つのＬＯＣＯＳ分離膜４、４の間に
位置する領域には相互に直列に接続された１０個のＭＯ
Ｓトランジスタ列（ａ列）、あるいは同じく１０個の直
列接続されたＭＯＳトランジスタの列（ｂ列）が形成さ
れている。ａ列およびｂ列の各トランジスタ列は、各々
２つの選択トランジスタとの８ビットのメモリトランジ
スタとからなる。そして、これらのＭＯＳトランジスタ
は凹溝５の側面に沿って延びるゲート電極（３Ｓ０〜３
Ｓ１，３０〜３７）を備えている。ゲート電極は凹溝５
の側面に沿って、かつＬＯＣＯＳ分離膜４を乗り越えて
延在し、選択ゲート、あるいはワード線（ＷＬ０〜ＷＬ
７）を構成している。ａ列およびｂ列の一方の端部に位
置するＭＯＳトランジスタの不純物領域にはビット線コ
ンタクト２ａを通してビット線２が接続されている。 また、他方の端部に位置するＭＯＳトランジスタの不純
物領域には、ソース線コンタクト１ａを通してソース線
１が接続されている。
【００２５】図２は図１中の切断線Ｙ−Ｙに沿った方向
からの断面構造図である。選択トランジスタあるいはメ
モリトランジスタの各々は、１対のソース・ドレイン１
３ａ，１３ｂと、ゲート絶縁膜１２およびゲート電極１
１とを含む。ソース・ドレイン領域１３ａ、１３ｂは、
その一方がシリコン基板６の主表面、すなわち２つの凹
溝５、５に挟まれた凸部表面に形成され、他方が凹溝５
の底面に形成されている。ゲート絶縁膜１２は凹溝５の
側面および底面の一部に沿って膜厚１５０〜２００Å程
度に形成されている。ゲート電極１１はゲート絶縁膜１
２の表面上に形成されており、その膜厚は凹溝５の底面
近傍において０．３μｍ程度に形成されている。また、
凹溝５の底面に形成されるソース・ドレイン１３ａの幅
はたとえば０．２μｍ程度に形成される。凹溝５の側面
および底面に沿い、１対のソース・ドレイン１３ａ、１
３ｂの間に形成されるチャネル領域には、記憶すべきデ
ータに応じて所定のＭＯＳトランジスタに対してデプレ
ッション層１４が形成されている。メモリトランジスタ
の各々は、このデプレッション層１４を有するトランジ
スタがデプレッション型に形成され、それ以外のトラン
ジスタはエンハンスメント型に形成されている。
【００２６】図３は、図２に示すメモリトランジスタの
断面斜視図を示している。図３に示されるように、互い
に隣接するＭＯＳトランジスタ１０ａ、１０ｂの各々の
ソース・ドレイン１３ａ，１３ｂはＬＯＣＯＳ分離膜４
によって絶縁分離されている。ゲート電極１１は凹溝５
の側壁に沿って連続的に延びて形成されている。
【００２７】このように、基板主表面に形成した凹溝５
の側壁をトランジスタのチャネル領域に利用することに
より、直列接続されたＭＯＳトランジスタの平面的な形
成領域を減少することができる。たとえば、凹溝５の幅
を０．５μｍ、隣接する凹溝５、５間の距離を０．８μ
ｍと仮定すると、１つのＭＯＳトランジスタ１０ｂの平
面的な占有長さは０．８μｍとなる。この長さは、図１
３に示す従来のＭＯＳトランジスタ１０ａに比べてほぼ
半分の長さに減少されている。また、トランジスタのゲ
ート長に相当する領域は、凹溝５の側壁の深さに対応す
る。したがって、凹溝５の深さを大きくとれば、ゲート
長を大きく形成することができる。
【００２８】次に、図２に示すマスクＲＯＭのメモリセ
ルアレイの製造工程について説明する。図４ないし図９
は図３に示すメモリセルアレイの製造工程（第１ないし
第６工程）を順に示す断面構造図である。
【００２９】まず、図４に示すように、異方性エッチン
グを用いてｐ型シリコン基板６の主表面に一定の間隔を
もって複数の凹溝５を平行に形成する。次に、選択酸化
法を用いて、たとえば凹溝５に直交する方向に素子分離
用のＬＯＣＯＳ分離膜（図示せず）を形成する。次に、
シリコン基板６表面にトランジスタのしきい値を調整す
るためにボロン等の不純物イオン２０をイオン注入する
。トランジスタのチャネル領域は主に凹溝５の側面に形
成されるため、しきい値調整用の不純物はこの凹溝５の
側面に注入する必要がある。このため、不純物イオン２
０の照射方向に対してシリコン基板６を傾け、かつ回転
させながらイオン注入を行なう、いわゆる斜め回転イオ
ン注入法が用いられる。
【００３０】次に、図５に示すように、ＲＯＭデータの
書込み工程を行なう。データの書込み方法は、データに
対応するＭＯＳトランジスタのチャネル領域にデプレッ
ション層１４を形成することによって行なわれる。すな
わち、デプレッション層を形成する必要のない領域をレ
ジスト２１で覆った後、たとえばリンなどの不純物領域
イオン２２をシリコン基板主表面に対して斜め方向にド
ーズ量１０１３／ｃｍ２　でイオン注入する。これによ
り、凹溝５の側面および底面の一部に濃度が１０１７〜
１０１８／ｃｍ３　のデプレッション層１４を形成する
場合、レジストマスク２３を形成した後、斜めイオン注
入により不純物２２をイオン注入する。
【００３１】また、図６に示すように、図５の工程によ
り形成されたデプレッション層１４と対向する凹溝５の
側壁にデプレッション層１４を形成する場合、レジスト
マスク２３を形成した後、斜めイオン注入により不純物
２２をイオン注入する。
【００３２】さらに、図７に示すように、レジスト２３
を除去した後、シリコン基板６の表面にたとえば熱酸化
法を用いてシリコン酸化膜１２を形成する。さらに、シ
リコン酸化膜１２の表面上にたとえばＣＶＤ（Ｃｈｅｍ
ｉｃａｌ　　Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔｉｏｉｎ）
を用いて多結晶シリコン層１２ａを膜厚０．３〜０．４
μｍ程度形成する。
【００３３】さらに、図８に示すように、多結晶シリコ
ン層１２ａを反応性イオンエッチングなどを用いて異方
的にエッチングする。これにより、凹溝５の側壁に接す
る領域にのみ多結晶シリコン層を残余し、ゲート電極１
１を形成する。
【００３４】さらに、図９に示すように、ゲート電極１
１をマスクとしてシリコン基板６表面に砒素（Ａｓ）な
どのｎ型不純物２５をイオン注入する。これにより、シ
リコン基板６の主表面および凹溝５の底面にｎ型の１対
のソース・ドレイン１３ａ、１３ｂが形成される。
【００３５】この後、さらに、基板上の前面に層間絶縁
層を形成し、所定の位置に配線用のコンタクトホールが
形成される。さらに、そのコンタクトホールを通して配
線層が形成される（図示せず）。
【００３６】次に、上記の製造工程の変形例について説
明する。図１０は、図５および図６に示すデプレッショ
ン注入工程の変形例を示す製造工程図である。たとえば
、互いに隣接する凹溝５、５の両側の側壁にデプレッシ
ョン型のＭＯＳトランジスタが形成されるような場合に
は、その他の領域をレジスト２４で覆った後、斜め回転
イオン注入法を用いて凹溝５、５の両側面に同時に不純
物イオン２２を注入してもよい。
【００３７】また、上記実施例においては、デプレッシ
ョン層１４はゲート絶縁層１２を形成する前に形成する
工程について説明したが、ゲート絶縁膜１２およびゲー
ト電極１１の形成後に、高エネルギー（イオン注入エネ
ルギーが２００ｋｅｖ以上）のイオン注入法を用いてシ
リコン基板表面にデプレッション層１４を形成してもよ
い。
【００３８】また、上記実施例において、メモリセルア
レイの選択トランジスタあるいはメモリトランジスタを
凹溝５の内部に形成する構造について説明したが、メモ
リセルアレイの周辺回路においては、特に凹溝の側面に
ＭＯＳトランジスタを形成する必要はないし、また、形
成しても構わない。
【００３９】
【発明の効果】このように、この発明によるＮＡＮＤ型
マスクＲＯＭのメモリセルアレイにおいては、互いに直
列接続されたＭＯＳトランジスタを凹溝の側面に形成し
、かつ互いに平行に延びる直列接続された２つのトラン
ジスタ列の間を絶縁分離するように構成したことにより
、ＭＯＳトランジスタのゲート長に関する制限を考慮す
ることなく基板表面上の平面占有面積を減少させること
ができる。また、凹溝の側壁に形成されたＭＯＳトラン
ジスタに対して斜め方向にデプレッションイオン注入を
行なう工程を用いることにより集積度が向上されたＭＯ
Ｓトランジスタ列を用いたマスクＲＯＭのメモリセルア
レイを製造することができる。
【図面の簡単な説明】
【図１】この発明の実施例によるＮＡＮＤ型マスクＲＯ
Ｍのメモリセルアレイの平面構造図である。
【図２】図１中における切断線Ｙ−Ｙに沿った方向から
の断面構造図である。
【図３】図２に示すメモリセルアレイの断面斜視図であ
る。
【図４】図２に示すメモリセルアレイの製造工程の第１
工程を示す断面構造図である。
【図５】図２に示すメモリセルアレイの製造工程の第２
工程を示す断面構造図である。
【図６】図２に示すメモリセルアレイの製造工程の第３
工程を示す断面構造図である。
【図７】図２に示すメモリセルアレイの製造工程の第４
工程を示す断面構造図である。
【図８】図２に示すメモリセルアレイの製造工程の第５
工程を示す断面構造図である。
【図９】図２に示すメモリセルアレイの製造工程の第６
工程を示す断面構造図である。
【図１０】図２に示すメモリセルアレイの製造工程の他
の変形例を示す断面構造図である。
【図１１】従来のＮＡＮＤ型マスクＲＯＭのメモリセル
アレイの平面構造図である。
【図１２】図１１中の切断線Ｘ−Ｘに沿った方向からの
断面構造図である。
【図１３】図１２に示す直列接続されたＭＯＳトランジ
スタの部分拡大図である。
【図１４】図１３に示すメモリセルアレイの製造工程の
第１工程を示す断面構造図である。
【図１５】図１３に示すメモリセルアレイの製造工程の
第２工程を示す断面構造図である。
【図１６】図１３に示すメモリセルアレイの製造工程の
第３工程を示す断面構造図である。
【図１７】ＮＡＮＤ型マイクＲＯＭのメモリセルアレイ
の等価回路図である。
【符号の説明】
１　　ソース線 ２　　ビット線 ４　　ＬＯＣＯＳ分離膜 ５　　凹溝 ６　　シリコン基板 １０ａ　　デプレッション型ＭＯＳトランジスタ１０ｂ
　　エンハンスメント型ＭＯＳトランジスタ１１　　ゲ
ート電極 １２　　ゲート絶縁膜 １３ａ，１３ｂ　　Ｎ＋　不純物領域 １４　　デプレッション注入層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　主表面を有する半導体基板と、前記半
    導体基板の主表面に互いに平行に延びた複数の凹溝と、
    前記凹溝の延びる方向と交わる方向に複数のＭＯＳトラ
    ンジスタが直列に接続して配置された第１ＭＯＳトラン
    ジスタ列と、前記第１ＭＯＳトランジスタ列と平行に配
    置され、複数のＭＯＳトランジスタが直列に接続された
    第２ＭＯＳトランジスタ列と、前記第１ＭＯＳトランジ
    スタ列と前記第２ＭＯＳトランジスタ列との間に形成さ
    れ、前記第１ＭＯＳトランジスタ列の前記ＭＯＳトラン
    ジスタと、前記第２ＭＯＳトランジスタ列のＭＯＳトラ
    ンジスタとの間を絶縁して分離する絶縁分離領域と、前
    記第１ＭＯＳトランジスタ列の一方端のＭＯＳトランジ
    スタのソース・ドレインと、前記第２ＭＯＳトランジス
    タ列の一方端のＭＯＳトランジスタのソース・ドレイン
    とに接続されるビット線と、前記第１ＭＯＳトランジス
    タ列の他方端のＭＯＳトランジスタのソース・ドレイン
    と、前記第２ＭＯＳトランジスタ列の他方端のＭＯＳト
    ランジスタのソース・ドレインとに接続されるソース線
    とを備え、前記第１ＭＯＳトランジスタ列および前記第
    ２ＭＯＳトランジスタ列に含まれる前記ＭＯＳトランジ
    スタは、前記凹溝の底面と前記凹溝に連なる前記半導体
    基板の主表面とに形成された１対のソース・ドレインと
    、前記１対のソース・ドレイン間に位置する前記凹溝の
    内表面に形成されたチャネル領域と、絶縁層を介在して
    前記凹溝の内表面上に形成されたゲート電極とを備えた
    、半導体装置。
  2. 【請求項２】　　凹溝の側壁に形成された第１および第
    ２ＭＯＳトランジスタを備えた半導体装置の製造方法で
    あって、第１導電型の半導体基板の主表面に凹溝を形成
    する工程と、前記半導体基板の主表面に対して斜め方向
    に第１導電型の不純物をイオン注入することによって前
    記凹溝の側壁および底面の一部に第１導電型不純物領域
    を形成する工程と、前記半導体基板の主表面上および前
    記凹溝の内表面上に絶縁層を形成する工程と、前記絶縁
    層の表面上に導電層を形成する工程と、前記導電層およ
    び前記絶縁層を異方性エッチングすることにより前記凹
    溝の側壁に接するゲート絶縁層およびゲート電極層を形
    成する工程と、前記ゲート電極層をマスクとして前記半
    導体基板の主表面および前記凹溝の底面に第２導電型の
    不純物をイオン注入する工程とを備えた、半導体装置の
    製造方法。
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